专利名称：时域并行数字解调系统的制作方法
技术领域：
本发明涉及数字信息传输技术领域，特别涉及一种应用于高速数 据传输领域，例如高速遥感卫星信号传输以及接收等领域的釆用时域 并行解调算法的数字解调系统。
背景技术：
进入21世纪以后，航天技术的兴起及其在军事上的应用，使 战场空域迅速从大气层扩展到了外层空间，拓展了军事活动和国 防安全的领域，改变了现代战争的形态。遥感卫星技术是其中的 重要组成部分，它是指在基于太空的卫星平台上，运用各种传感 器(如可见光、红外探测、雷达等)获取地面的信息，通过对数 据的处理，研究地面物体的形状、尺寸、位置、性质及其与环境 之间关系的一门应用科学技术。
遥感卫星运用各种传感器获得的数据一般通过微波传送回地 面，进行进一步处理，以获得有用的信息。随着遥感卫星的传感 器分辨率的提高，图像数据的速率急剧提高，我国的"资源二号" 数据率达到了 2xl02.25Mbps, IKONOS (伊克诺斯)、QUIKBIRD (快鸟)的数据率达到了 320Mbps。遥感卫星空间对地高速数据 传输技术是遥感卫星信息系统研究的重要组成部分。
由于星载发射机的数据率髙、功率和带宽同时受到限制、发 射机的复杂度受到一定的限制，因此实现遥感卫星的高速数据传 输系统面临严峻的挑战，需要在遥感卫星高速数据的通用解调技 术上取得突破。由于地面接收系统(特别是为不同遥感卫星服务 的TDRSS地面接收系统)需要一定的兼容性，因此要求接收解调 设备在 一定时间范围内和 一定的通信体制范围内具有通用性。目前常用的调制方式是BPSK、 QPSK、 OQPSK，数据率最高要求达 到300Mbps，下一代卫星的最高传输速率将达到1000 -2000Mbps。由于采用常规数字解调方法需要的数字信号处理速度 超过了目前CMOS工艺的极限，因此无法简单地应用比较成熟的 常规数字解调方法。
目前已有的高速数据的接收解调技术一般有三种第一种主 要由模拟电路构成， 一般的实现方法是，共用载波恢复电路，设 计多个包括波形匹配滤波、时钟恢复、数据抽样等功能的比特同 步器，而每个比特同步器只能够针对某一种数据速率设计，工程 上一般最多可以实现6种固定速率的数据解调，而且电路结构复 杂、可靠性低，无法实现可变速率数据的接收解调，并且受到模 拟器件速率的影响，其最高速率只能达到几百Mbps，已经不能满
足下一代卫星通信传输速率的要求；第二种是加州喷气推进实验 室(JPL)的Andrew博士提出的APRX结构，其基本思想是将高 速的采样数据并行处理，通过DFT将信号转换到频域，进行匹配 滤波、定时估计，然后通过IDFT变换回到时域，恢复出传输数 据。该方法可以将除釆样、串并转换之外的信号处理速度大大降 低，从而可以用CMOS工艺进行并行处理，这样由高速采样电路、 高速串并转换电路和CMOS并行处理电路共同实现高速数字解调 器。但是上述结构能够正常工作的前提是本地采样时钟与数据的 符号时钟必须是2N， N是大于2的正整数，而一般的数字解调要 求本地的釆样时钟是固定的，因此Andrew提出的APRX结构只
能够处理固定的数据率，无法满足通用解调要求；第三种是基于 常规的串行数字解调算法，采用高速的GaAs工艺实现，其优点 是实现算法简单、成熟，缺点是需要定制专门的GaAs芯片，一 次性投资巨大，工艺条件高，而且由于GaAs工艺是受到严格管 制的军用技术，基于我国目前的工业基础来说是不现实的。
发明内容
本发明的目的是提供一种在时域实现并行全数字解调的系 统，其能实现可变数据率、低成本的通用接收解调，完成高达
1200Mbps的数字解调。
为实现本发明的上述目的，本发明的时域并行数字解调系统包
括
时域并行釆样率变换模块，用于对由高速模数转换器获得的采样 数字信号进行釆样率变换；
并行匹配滤波器模块，用于对采样率变换后的信号进行匹配滤
波；
并行时钟恢复模块，用于对匹配滤波后的调制信号进行定时恢复 及重新釆样；
时域并行载波恢复模块，用于对所述并行时钟恢复模块的输出信 号进行相差、频差恢复；
差分译码模块，用于对所述时域并行载波恢复模块输出的、且存 在相位模糊度的信号进行差分译码。
其中，所述并行时钟恢复模块可以为一环路，且包括
并行插值控制器，用于根据并行时钟恢复模块的环路滤波器的输 出信号生成并行的采样位置偏差信号以及数据有效指示信号，并分别 送入所述插值滤波器和可变参数抽取器；
插值滤波器，用于根据所述并行插值控制器输出的采样位置偏差 信号，采用多项式内插算法进行插值得到4倍符号率的釆样数据，其 包括数据符号的最佳采样点；
可变参数抽取器，用于根据来自所述并行插值控制器的数据有效 指示信号对所述插值后的釆样数据进行抽取，得到2倍符号率的采样 数据，其包括数据符号的最佳釆样点；
时钟误差检测单元，用于根据并行时钟误差检测算法输出并行的 时钟误差信号；
7环路滤波器，用于对经抽取后的并行时钟误差信号进行滤波，对 各并行支路的滤波结果求和作为所述环路滤波器的输出；
其中，插值滤波器的插值范围为[-k， k]，其中k为整数，其值由
并行支路的路数决定。
其中，经所述可变参数抽取器调整后的信号经一并行抽取器抽
取，得到两倍符号率信号以及数据有效信号；所述数据有效信号为一 个lbk的信号；当所述数据有效信号为1时，指示所有并行支路数据 有效；当所述数据有效信号为o时，指示所有并行支路数据无效。
其中，插值滤波器在工作时，根据并行支路数的不同选择不同的 插值滤波器系数，为得到采样数据进行的釆样点调整以并行支路数为 单位进行处理，数据有效指示信号为i时，当前时刻的各并行支路的 数据均有效，数据有效指示信号为o时，当前时刻的各并行支路的数 据均无效。
其中，时域并行载波恢复模块为一环路且包括
并行复数相乘模块，用于将来自并行时钟恢复模块的各支路并行 信号与从并行数控振荡器获得的各支路相位误差估计值分别相乘，得
到各支路的并行复矢量信号；
并行鉴相器模块，用于将各支路的并行复矢量信号与各自的判决 信号的共轭值相乘，取其虛部为载波相位误差估计值；
环路累和计算模块，用于对并行鉴相器模块输出的载波相位误差 估计值进行增益调整之后再对其进行环路累和计算；
停走控制单元，用于检测环路累和计算模块输出的信号，当当前 时刻与前一时刻输出的信号的符号相同，则将当前时刻输出的信号送 入差分计算单元；
差分计算单元，用于对停走控制单元输出的信号进行差分运算；
环路滤波器，用于对差分计算单元的输出信号进行滤波，滤波 后得到载波频差信号，先将各并行支路的载波频差信号相加，然后作为一单路信号输出；
数控振荡器，用于将来自环路滤波器的信号生成载波相位误差估 计值。
其中，并行鉴相器模块的判决信号为调制信号的最大似然估计。 其中，数控振荡器并行计算得到并行的相位旋转信号，然后送到
并行复数相乘模块。
其中，并行匹配滤波器模块为釆用时域并行结构的平方根升余弦
滚降滤波器。
本发明的技术方案和串行解调算法相比，虽然性能有所下降，但 是系统仿真结果表明，时域并行解调带来的性能恶化非常小，在典型 条件下，性能恶化小于0.1dB，满足实际应用的要求。而且用FPGA
(Field Programmable Gate Array,现场可编程门阵列)实现的釆用本 发明系统的功能样机工作正常，证明了本发明系统的可实现性。
图i为根据本发明实施例的八路并行解调系统的结构图； 图2为根据本发明实施例的并行时钟恢复模块的结构图； 图3为根据本发明实施例的两路并行FIR滤波器结构图； 图4为根据本发明实施例的四路并行FIR滤波器结构图； 图5为根据本发明实施例的八路并行FIR滤波器结构图； 图6为根据本发明实施例的插值滤波器结构图； 图7为根据本发明实施例的时域并行时钟误差检测单元的运算 时序图8为根据本发明实施例的两路并行环路滤波器结构图9为根据本发明实施例的两路并行载波恢复模块环路结构图。
具体实施例方式
本发明提出的时域并行数字解调系统，结合附图和实施例说明如下。本发明的时域并行全数字解调系统在数字域实现数字解调的全 部功能，包括并行釆样率变换模块、匹配滤波模块、时钟恢复模块、 载波恢复模块以及差分译码模块；适用于并行支路数为2的幂次方条 件下的并行解调，记并行支路数为2、 L为正整数。具体来说，该系
统包括
模块l:时域并行采样率变换模块，从高速ADC ( Analog-digital converter,模数转换器)获得的数字信号并行输入该模块，实现速 率的变换，使输出速率略高于4倍符号率；该模块的技术方案可参 见专利"时域并行抽样率变换方法"；
模块2:并行匹配滤波器模块，将并行抽样率变换之后的信号送 入该模块进行匹配滤波；具体来说，该模块可以为并行结构的平方根 升余弦滚降滤波器，釆用经典符号数(CSD (Canonic Signed-Digit)
数)方法分解；
模块3:并行时钟恢复模块，接收由并行匹配滤波器模块得到的 信号，通过反馈控制环路和数字信号处理算法，完成对匹配滤波后的 调制信号的定时恢复以及重新采样；该模块可以包括以下子模块
插值滤波器，插值滤波器为时域并行结构，可靠的插值范围可以 为[-k，k]，其中k是一个整数，由并行的路数决定，k的数值为2L-1， 其中并行支路数为P-2L;
可变参数抽取器，根据来自并行插值控制器的数据有效指示信号 对所述插值后的信号进行抽取，如果输入的数据有效指示信号为1， 则数据信号输出，如果数据有效指示信号为0，数据信号不输出；
经可变参数调整之后的信号经由2:1并行抽取器抽取，得到两倍 符号率信号以及数据有效信号，输出信号的路数为原来的一半，即 2W，数据有效信号为一个lbit的信号，指示所有的并行支路数据是
否有效；
时钟误差检测单元，该单元在时域并行实现，输入信号为上述2:1并行可变参数抽取器输出的两倍符号率信号，釆用Gardner算法 计算时钟误差，公式为
= ^ (w+r/2)[力(w+r)—^ (*r)]+& +r/2) +r) - & ,
其中"(^)表示kT时刻时钟误差的值，力()和^()分别表示同相路、正 交路信号。具体的信号流程参考图7，共2L"个并行数据。
环路滤波器，将上述时钟误差检测单元输出的数据经2:1抽取后 输入环路滤波器进行滤波，输出平滑的并行信号，对所有并行信号求 和，作为环路滤波器的输出；该环路滤波器在时域并行实现。
并行插值控制器，根据环路滤波器的输出信号按如下公式计算
1) 如果 一(A: — 1) >2W，贝寸
M,(/t) = M,(/t —1) — 2￡
O = o
2) 如果^—^-l)〈2"，则:
i 附(/t) = 1
其中？ = 21为并行支路数，1为并行支路的序号，—0,1，...，？，",(" 和分别表示k时刻第i条支路对应的时间误差信号与数据有效信 号， <"为k时刻环路滤波器输出的误差估计。
可变参数抽取器输出的数据经两次2:1抽取后作为时钟恢复模块 输出的数据信号。
模块4:时域并行载波恢复模块，用于完成对信号的载波相差、 频差的恢复；其输入信号为上述时钟恢复模块的输出信号，其输出信 号为载波频差相差补偿后的信号；该模块通过环路跟踪以及补偿技术 计算出没有载波相差、频差时采样点的数值，其中，载波恢复环路为 时域并行结构，采用两路并行算法；载波相位误差检测方法采用带有 停走控制的联合频差相差方法，为闭环结构；该模块进一步包括以下 子模块
并行复数相乘模块，对将来自所述并行时钟恢复模块的各支路并行信号与载波相位误差的估计值分别相乘，得到并行复矢量信号；
并行鉴相器模块，将各支路并行复矢量信号与各自的判决信号的
共轭值相乘，取其虛部作为载波相差的估计值；其中判决信号为调制 信号的最大似然估计，例如，对于QPSK信号，l+0.99i则判决为l+i, -l + 0.5i则判决为-l+i;
环路累和计算模块，对通过并行鉴相器模块得到的信号进行增益 调整，再对其做环路累和计算；
停走控制单元，该单元检测由环路累和计算模块得到的信号，当 当前时刻与前一时刻输出的信号的符号相同，则将当前时刻输出的信 号送入差分计算单元；若当前时刻与前一时刻数值的符号相反，则不 把该时刻信号送入差分计算单元；
差分计算单元，对由停走控制单元传送的信号做差分运算；
环路滤波器，差分运算后得到的信号送入环路滤波器进行滤波， 滤波后的并行载波频差信号相加，得到单路归一化的载波频差信号， 作为环路滤波器的输出；
数控振荡器，将环路滤波器输出的单路信号送入数控振荡器，该 数控振荡器并行计算得到并行的相位旋转信号，然后送入并行复数相 乘模块中与各并行支路信号相乘。
其中，并行复数相乘模块的信号取各支路的最高位，作为所述并 行载波恢复模块的输出；
模块5:并行差分译码模块，将由时域并行载波恢复模块得到的 并行信号送入并行差分译码模块，设该模块的数据为P路并行输入，
将输入数据记为Ii(k)、 Qi(k)，分别表示k时刻第i条支路的I、 Q输
入，各为lbit数据，将该数据按如下方式进行差分译码-.
121) 当/>0
<formula>formula see original document page 13</formula>
2) 当i-0
<formula>formula see original document page 13</formula>
其中/''("和2'' 分别表示1、 Q两路输入在第k时刻、第i条支路的
并行差分译码输出。
下面将通过具体实施例，结合解调方法对本发明的解调系统进 行进一步详细说明。
实施例l
在本实施案例中，将以8路并行QPSK 4倍符号率数字解调为例， 阐述本发明系统的解调方法的实施方式。图l所示为8路并行解调的 系统结构图，包括并行采样率变换模块、并行匹配滤波器，并行时 钟恢复环路，并行载波恢复环路，并行差分译码器；以上模块按照图 l所示顺序连接。
模块1:从高速ADC获得的采样信号，经过串并转换，变为8 路并行信号，按照时间顺序，分别以相位O,相位l，...，相位7来 表示。本实施例中的ADC采用2000MHz的釆样速率。对应的并行信 号为每路250MHz，该信号首先经过时域并行采样率变换模块，完成 大范围的釆样率变换，比如从2000MHz变为2.02MHz,对应QPSK 信息速率为1Mbps。
模块2:对经过釆样率变换之后的信号进行匹配滤波，匹配滤波 器为平方根升余弦滚降滤波器，滚降系数为0.5,滤波器阶数为15阶。 表1、 2给出了量化之后平方根升余弦滚降滤波器系数以及多相分解 之后的滤波器系数。在FPGA实现时，采用了经典符号数(以下简称 CSD数)表示，表2给出了每个系数对应的CSD数。表1
n12345678
h(n)0-1-3-36316073
n9101112131415
h(n)60316-3-3-l0
表2
相位h(O)h(l)CSD分解
060064-4
-l31-I32-1
-36-4+14+2
3-3-4+1-4+1
6-34+2-4+1
31-l32-1-l
/26(")60064-40
73064+8+10
对h,(n)进行傅里叶变换得到Hi(Z)，通过对Hi(Z)的合理组合，可 以实现高效FIR (Finite Impulse Response,有限冲激响应)并行滤波 运算。如图5所示的结构中，G0，G1，G0+G1为图4中所示的4路并 行FIR滤波器，GO表示偶数时刻的滤波器系数，Gl表示奇数时刻的 滤波器系数，G0+G1则为相邻奇、偶时刻的系数和。信号首先被分 为奇偶两个部分，分别输入G0,G1,G0+G1模块，然后分别对以上三 个模块的输出信号进行延迟相加等运算；其具体信号流程如图5所 示。
图4所示的结构中，F0,F1,F0+F1为图3所示的2路并行FIR滤 波器，FO表示偶数时刻的滤波器系数，Fl表示奇数时刻的滤波器系 数，F0+F1则为相邻奇、偶数时刻的系数之和。信号首先被分为奇偶
14两个部分，分别输入FO, Fl， F0+F1模块，然后分别对以上三个模块 的输出信号进行延迟相加等运算；其具体信号流程如图4所示。
图3给出了两种2路并行FIR滤波器的结构。在图3(a)中，奇偶 时刻的信号分别被送入HO， Hl， H0+H1模块，其中HO表示偶数时刻 的滤波器系数，Hl表示奇数时刻的滤波器系数，H0+H1则为相邻奇、 偶数时刻的系数和，然后对以上三个模块的输出信号分别进行延迟相 加等运算；其具体信号流程如图3(a)所示。在图3(b)中，奇偶时刻的 信号分别被送入H0，H1，H0-H1模块，其中HO表示偶数时刻的滤波
器系数，m表示奇数时刻的滤波器系数，ho-m则为相邻奇、偶数
时刻的系数差，然后对以上三个模块的输出信号分别进行延迟相加等
运算；其具体信号流程如图3(b)所示。
模块3:将匹配滤波之后的信号送入并行时钟恢复环路；在本实 施例中，时钟恢复环路输入的I、 Q两路信号均为8路并行信号，输 出信号为最佳釆样时刻的信号幅度，2路并行输出。并行时钟恢复环 路包括时域并行插值滤波器，2:1并行抽取器，时域并行时钟误差 检测单元，时域并行环路滤波器，并行内插控制器。图2所示为并行 时钟恢复环路的系统结构图。
具体地，在本实施例的时钟恢复环路中，插值滤波器的插值范围 为[_4, 4]。输入信号分为8个支路分别输入的信号，对应的8个内插 时刻由并行内插控制器输出，输出信号为对釆样时刻调整之后的信 号。插值滤波器为时域并行结构，釆用Farrow结构实现。图6所示 为本实施例插值滤波器的结构，表3所示为该插值滤波器的系数。
表3
0123
-41-38140
-3-358-3-61
-25-1247162
-l1210-13700 5 124 71 -62
1 -3 -58 -3 61
2 1 38 1 -40
3 -1 -28 -1 30
插值后的数据信号首先经过一个可变参数抽取器，其根据输入的 数据有效指示信号对信号进行抽取，如果输入的数据有效指示信号
为1，则将数据信号输出，如果数据有效指示信号为o，数据信号不输
出。可变参数调整之后的信号经由2:1并行抽取器抽取，得到两倍符 号率信号以及数据有效信号，输出信号的路数为原来的一半，数据有 效信号为 一个1 bit的信号，指示所有并行支路数据是否有效。
时钟误差检测单元，输入信号为4个支路的两倍符号率信号，输
出信号为4路并行的时钟误差信号。时钟误差检测算法釆用Gardner
算法，公式为
= y, (w+:r/2) h (w+:r)—少,^r)]+& (w+r/2) [ & (w+r)—&
，其中L-3， "(^r)表示kT时刻时钟误差的值，力()和&()分别表示同
相路、正交路信号。该单元在时域并行实现，具体信号流程参见图7。
4路并行时钟误差信号通过2:1并行抽取器，得到一倍符号率的 信号，输出信号并行路数变为2路。
经抽取器抽取之后的时钟误差信号通过环路滤波器，输出平滑之 后的2路并行信号；对两路并行信号求和，得到环路滤波器的输出信 号。该环路滤波器在时域并行实现，本实施例中环路滤波器的结构如
，-14 10
图8所示。在FPGA实现中，环路参数为，&=2 ，其中^ 为直通路参数，g'为累和路参数。
并行插值控制器对平滑之后的时钟误差信号按如下公式计算 3)如果"7(it —1) >4，则M; = w; (A: — 1) 一 8 = 0
4)如果1/7(" 1)<4,贝U:
= w,. (A: — 1) + (/ +1) x
其中i为各并行支路序号，i=0,l，...，7，"'询表示k时刻第i条支 路对应的时间误差信号， <"为k时刻环路滤波器输出的误差估计。
通过上述计算得到8路并行的时钟误差估计",.("以及数据有效 信号wW，并分别送入并行插值滤波器和可变参数抽取器模块。
时钟误差检测单元中得到的两倍符号率信号经过2:1抽取，得到 一倍符号率信号，作为并行时钟恢复模块的输出，其为2路信号。
模块4:本实施例中载波恢复环路的结构如图9所示。
并行复数相乘模块，由并行时钟恢复模块输出的2路信号与载波
相位误差的估计值分别相乘，得到并行复矢量信号。
并行鉴相器模块，将并行复数相乘模块输出的各支路并行复矢量 信号与各自判决信号的共轭值相乘，取其虛部作为载波相位误差估计
值。其中判决信号为调制信号的最大似然估计，例如，对于QPSK信 号，l+0.99i则判决为l+i， -l + 0，5i则判决为-l+i。
对由并行鉴相器模块得到的信号进行增益调整之后，再对其做环 路累和计算，累和计算为2路并行计算。本实施案例中，典型的增益 因子为0.1。
停走控制单元对经环路累和计算后得到的信号进行检测，若当前 时刻与前一时刻数值的符号相反，则不把该时刻信号送入差分计算单 元。
差分计算单元对由停走控制单元传送的信号做差分运算。 经差分运算后得到的信号被送入环路滤波器，典型的环路滤波器 的参数为0.04, 0.004,其中gp为直通路参数，g,为累和路参 数。环路滤波器为2路时域并行结构，将滤波后的并行信号相加，作
17为环路滤波器的输出信号。本实施例中环路滤波器的实现结构如图8 所示。
由环路滤波器输出的单路信号被送入数控振荡器，该数控振荡器 并行计算得到并行的相位旋转信号，然后送入并行复数相乘模块中与 各并行支路信号相乘。
其中，并行复数相乘模块的信号取各支路的最高位输出，作为并 行载波恢复环路模块的输出。
模块5:并行载波恢复环路模块输出的并行信号送入并行差分译码模 块，设该模块数据为2路并行输入，输入数据记为Ii(k)、 Qi(k)，分别 表示k时刻第i条支路的I、 Q输入，各为lbit数据，i-O或l,按如 下方式进行差分译码
其中CW和"W分别表示I、 Q两路输入在第k时刻、第i条支 路的并行差分译码输出。
本发明实施例的技术方案和串行解调算法相比，虽然性能有所下 降，但是系统仿真结果表明，时域并行解调带来的性能恶化非常小， 在典型条件下，性能恶化小于O.ldB，满足实际要求。
用现场可编程器件(FPGA)实现的釆用本实施例的功能样机工 作正常，证明了本发明技术方案的可实现性。
在本实施例中，将以4路并行数字解调为例，阐述本发明系统的 调方法的实施方式。
实施例2模块l:从高速ADC获得的釆样信号信号，经过串并转换，变 成4路并行信号。通过4路并行采样率变换模块，使信号釆样率略高 于4倍符号率，本实施例取4.02倍符号率。
模块2:对经过采样率变换的信号进行匹配滤波，匹配滤波器的 系数与实施案例l相同，采用图4所示的结构，该模块位于并行时钟 恢复环路之前。
模块3:将匹配滤波之后的信号送入并行时钟恢复环路。本实施 例中时钟恢复环路的输入信号为4路并行信号，输出信号为最佳采样 时刻的信号幅度，l路串行输出，大致每个时钟周期有一个釆样点输 出，代表QPSK符号。并行时钟恢复环路的模块与实施案例l相同。
具体地，插值滤波器的插值范围为[-2, 2]，输入信号分为4个支 路分别输入；釆用4路时域并行Farrow结构，图6中的四个FIR滤 波器均采用与如图4所示的匹配滤波器相同的结构；插值滤波器系数 如表4所示。
表4
1012
-46-1114
-3-4378-62
-21403102
-l255-1450
01403-102
1-437862
26-11-14
3-359
插值后的数据信号首先经过一个可变参数抽取器，根据输入的数 据有效指示信号对数据信号进行抽取，如果输入的数据有效指示信
号为1，则数据信号输出，如果数据有效指示信号为o，数据信号不输
出。可变参数调整之后的信号经由2:1并行抽取器抽取，抽取之后的信号为2路并行输出。
时钟误差检测单元与实施案例l相同，为2路并行结构。
由时钟误差检测单元得到的信号经过一个2:1抽取器，串行输出。
环路滤波器的系数与实施案例l相同，为串行结构。
并行插值控制器对平滑之后的时钟误差信号按如下公式计算
1) 如果"3(yt-l) >2，贝'J:
z/,.(" = w,.(A;-1) — 4 = 0
2) 如果a(A:-1)〈2，贝'j:
w,. 0) = m, (A: — 1) + (/ +1) x m(A;) = 1
其中i为各并行支路序号，i=0，l，2,3，"'("表示k时刻第i条支 路对应的时间误差信号，e(^为k时刻环路滤波器输出的误差估计。
通过上述计算得到4路并行的时钟误差估计",("以及数据有效 信号mW ,分别送入并行插值滤波器和可变参数抽取器模块。
可变参数抽取器输出的数据经两次2:1抽取后作为时钟恢复模块 输出的数据信号。
模块4:本实施例中的载波恢复环路为串行结构，与实施例l完 全相同。
模块5:由载波恢复环路得到的串行信号送入串行差分译码模块， 方法与实施例1 一致，最终完成调制信号的时域并行解调。
以上实施方式仅用于说明本发明，而并非对本发明的限制，有关 技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下， 还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明 的范畴，本发明的专利保护范围应由权利要求限定。
20
权利要求
1、一种时域并行数字解调系统，其包括时域并行采样率变换模块，用于对由高速模数转换器获得的采样数字信号进行采样率变换；并行匹配滤波器模块，用于对采样率变换后的信号进行匹配滤波；并行时钟恢复模块，用于对匹配滤波后的调制信号进行定时恢复及重新采样；时域并行载波恢复模块，用于对所述并行时钟恢复模块的输出信号进行相差、频差恢复；和差分译码模块，用于对所述时域并行载波恢复模块输出的、且存在相位模糊度的信号进行差分译码。
2、 如权利要求l所述的时域并行数字解调系统，其特征在于，所述并行时钟恢复模块为一环路，且包括并行插值控制器，用于根据并行时钟恢复模块的环路滤波器的输出信号生成并行的釆样位置偏差信号以及数据有效指示信号，并分别送入所述插值滤波器和可变参数抽取器；插值滤波器，用于根据所述并行插值控制器输出的釆样位置偏差信号，釆用多项式内插算法进行插值得到4倍符号率的采样数据，其包括数据符号的最佳釆样点；可变参数抽取器，用于根据来自所述并行插值控制器的数据有效指示信号对所述插值后的采样数据进行抽取，得到2倍符号率的釆样数据，其包括数据符号的最佳采样点；时钟误差检测单元，用于根据并行时钟误差检测算法输出并行的时钟误差信号；环路滤波器，用于对经抽取后的并行时钟误差信号进行滤波，对各并行支路的滤波结果求和作为所述环路滤波器的输出；
3、 如权利要求2所述的系统，其特征在于，所述插值滤波器的插值范围为[-k，k]，其中k为整数，其值由并行支路的路数决定。
4、 如权利要求2所述的系统，其特征在于，经所述可变参数抽取器调整后的信号经一并行抽取器抽取，得到两倍符号率信号以及数据有效信号；所述数据有效信号为一个lbit的信号；当所述数据有效信号为1时，指示所有并行支路数据有效；当所述数据有效信号为0时，指示所有并行支路数据无效。
5、 如权利要求2所述的系统，其特征在于，所述插值滤波器在工作时，根据并行支路数的不同选择不同的插值滤波器系数，为得到釆样数据进行的釆样点调整以所述并行支路数为单位进行处理，所述数据有效指示信号为1时，当前时刻的各并行支路的数据均有效，所述数据有效指示信号为0时，当前时刻的各并行支路的数据均无效。
6、 如权利要求l所述的系统，其特征在于，所述时域并行载波恢复模块为一环路且包括并行复数相乘模块，用于将来自所述并行时钟恢复模块的各支路并行信号与从并行数控振荡器获得的各支路相位误差估计值分别相乘，得到各支路的并行复矢量信号；并行鉴相器模块，用于将所述各支路的并行复矢量信号与各自的判决信号的共轭值相乘，取其虛部为载波相位误差估计值；环路累和计算模块，用于对所述并行鉴相器模块输出的载波相位误差估计值进行增益调整之后再对其进行环路累和计算；停走控制单元，用于检测所述环路累和计算模块输出的信号，当当前时刻与前一时刻输出的信号的符号相同，则将当前时刻输出的信号送入差分计算单元；差分计算单元，用于对所述停走控制单元输出的信号进行差分运算；环路滤波器，用于对所述差分计算单元的输出信号进行滤波，滤波后得到载波频差信号，先将各并行支路的载波频差信号相加，然后作为一单路信号输出；数控振荡器，用于将来自所述环路滤波器的信号生成载波相位误差估计值。
7、 如权利要求6所述的系统，其特征在于，所述并行鉴相器模块的判决信号为所述调制信号的最大似然估计。
8、 如权利要求6所述的系统，其特征在于，所述数控振荡器并行计算得到并行的相位旋转信号，然后送到所述并行复数相乘模块。
9、 如权利要求l所述的系统，其特征在于，所述并行匹配滤波器模块为釆用时域并行结构的平方根升余弦滚降滤波器。
全文摘要
本发明公开了一种时域并行数字解调系统，包括时域并行采样率变换模块，用于对由高速模数转换器获得的采样数字信号进行采样率变换；并行匹配滤波器模块，用于对采样率变换后的信号进行匹配滤波；并行时钟恢复模块，用于对匹配滤波后的调制信号进行定时恢复及重新采样；时域并行载波恢复模块，用于对所述并行时钟恢复模块的输出信号进行相差、频差恢复；和差分译码模块，用于对所述时域并行载波恢复模块输出的、且存在相位模糊度的信号进行差分译码。本发明的技术方案能实现可变数据率、低成本的通用接收解调，完成高达1200Mbps的数字解调。
文档编号H04B1/16GK101674050SQ20091009309
公开日2010年3月17日 申请日期2009年9月21日 优先权日2009年9月21日
发明者彧 张, 张维良, 杨再初, 杨知行, 潘长勇 申请人:清华大学