带宽同步电路和带宽同步方法

专利名称：带宽同步电路和带宽同步方法
技术领域：
本发明示例实施例涉及数据处理系统，更具体地，涉及在例如智能电话或导航设 备等的移动系统中的带宽同步系统。
背景技术：
在诸如智能电话、个人导航设备、便携式因特网设备、便携式广播设备、和/或 多媒体设备的移动系统中，工作在较高频率的高性能移动应用处理器被用在片上系统 (System on Chip)中(以下称为“SoC”)以支持各种应用。由于移动应用处理器执行算术运算、逻辑运算、和/或程序命令执行，移动应用处 理器是资源密集型(例如，存储器密集型)元件，并且可能影响移动SoC的性能。移动应用 处理器可以包括片上二级高速缓存(secondary cache)，称为L2 (等级幻高速缓存，以实现 各种功能的整合，如无线通信、个人导航、相机、便携式游戏、便携式音乐/视频播放器、统 一移动TV、和/或个人数字助理(PDA)。L2高速缓存可以在处理器的高存储器利用率时刻 期间提高移动系统的性能。为了有效设计SoC，对用于整合在一个芯片上的多个知识产权antellectual Properties, IP)(例如，存储器、控制器、驱动器等)之间相互通信的总线系统的选择是非 常重要的。总线系统的典型示例是来自Advanced RISC Machine (ARM)公司的基于AMBA协 议的AMBA 3.0先进可扩展接口(AXI)总线系统。由于例如开发时间和人力的限制，作为SoC的一部分的外围功能模块，诸如直接 存储器存取控制器(DMAC)、通用串行总线(USB)、外围组件互连(PCI)、静态存储器控制器 (SMC)、和/或智能卡接口(SCI)，可以作为分离的IP购买。然后，这些购买到的外围功能块 IP可以与中央处理单元(CPU)、以及其他数据处理功能块一起整合在芯片上以构成SoC。随着对高性能移动应用处理器的需求的增加，SoC中CPU和高速缓存控制器的工 作频率在几GHz (千兆赫)级。相反，因为总线频率不会增长到几GHz的等级，所以比CPU 更宽的数据总线宽度被用来满足带宽要求。例如，当具有大约IGHz的工作频率的CPU的数 据总线宽度为64比特时，总线系统的工作频率可以被设计为具有大约200MHz的工作频率 和大约128比特的数据总线宽度。同步降低(syncdown)逻辑和64比特到128比特扩大器(upsizer)电路可以连接 到高速缓存控制器，并且可以在具有64比特数据总线宽度和IGHz工作频率的CPU与具有 128比特数据总线宽度和200MHz工作频率的总线系统之间从大约IGHz到大约200MHz同步。在这种情况下，工作在64比特、200MHz的一部分经同步的同步降低点具有大约1. 6GBps的带宽，与大约8GBps的CPU带宽或大约3. 2GBps的扩大器带宽相比，它形成了带 宽瓶颈。因此，可能会降低高频CPU以及高数据宽度总线系统的性能。因而，需要一种带宽同步技术以便通过解决移动系统中的带宽瓶颈来改善系统性 能。

发明内容
根据本发明概念的示例实施例，带宽同步电路包括扩大器，包括至少一个同步打 包器和至少一个同步解包器，所述至少一个同步打包器和所述至少一个同步解包器基于第 一时钟操作；以及同步降低单元，连接到所述扩大器，并且响应于具有低于所述第一时钟频 率的频率的第二时钟对所述扩大器的数据执行同步降低操作。根据本发明概念的示例实施例，所述第一时钟是具有大约IGHz频率的处理器时 钟，而所述第二时钟是具有大约200MHz频率的总线时钟根据本发明概念的示例实施例，所述至少一个同步打包器对写地址信道、写数据 信道和写响应信道执行同步打包，而所述至少一个同步解包器对读地址信道和读数据信道 执行同步解包。根据本发明概念的示例实施例，所述至少一个同步打包器包括第一同步存储器 和第二同步存储器，所述第一和第二同步存储器被配置为接收写地址信道、写数据信道和 写响应信道中的至少一个，而所述至少一个同步解包器包括第三同步存储器和第四同步 存储器，所述第三和第四同步存储器被配置为接收读地址信道和读数据信道中的至少一 个。根据本发明概念的示例实施例，所述第一同步存储器响应于来自同步打包控制器 的控制存储所述写地址信道的地址，并扩充所存储的地址以便将经扩充的地址输出到所述 同步降低单元。根据本发明概念的示例实施例，所述第二同步存储器响应于来自同步打包控制器 的控制存储所述写数据信道的数据，并扩充所存储的数据以便将经扩充的数据输出到所述 同步降低单元。根据本发明概念的示例实施例，所述第三同步存储器响应于来自同步解包控制器 的控制存储所述读地址信道的地址，并扩充所存储的地址以便通过选择器将经扩充的地址 输出到所述同步降低单元。根据本发明概念的示例实施例，所述第四同步存储器响应于同步解包控制器的控 制存储所述读数据信道的数据，并经由选择器将所存储的数据输出到从接口。根据本发明概念的示例实施例，所述第一、第二、第三和第四同步存储器中的至少 一个是先入先出(FIFO)存储器。根据本发明概念的示例实施例，所述同步降低单元包括同步存储器，被配置为存 储数据；匹配值，被配置为存储至少一个匹配值；匹配，被配置为确定存储在所述同步存储 器中的数据是否与所述至少一个匹配值匹配；以及第一和第二触发器，被配置为响应于根 据所述匹配生成的激活信号锁存数据。根据本发明概念的示例实施例，所述扩大器包括第一同步打包器和第二同步打 包器，分别响应于所述第一时钟和所述第二时钟操作；以及第一同步解包器和第二同步解包器，分别响应于所述第一和第二时钟操作，所述第一时钟和所述第二时钟具有不同的频率。根据本发明概念的示例实施例，所述第一时钟的频率为大约400MHz，而所述第二 时钟的频率为大约200MHz。根据本发明概念的示例实施例，所述第一时钟由所述电路的处理器侧提供，而所 述第二时钟由所述电路的总线侧提供。根据本发明概念的示例实施例，所述第一和第二同步打包器共享第一同步存储器 和第二同步存储器，所述第一和第二同步存储器被配置为接收写地址信道、写数据信道和 写响应信道中的至少一个；以及所述第一和第二同步解包器共享第三同步存储器和第四同 步存储器，所述第三和第四同步存储器被配置为接收读地址信道和读数据信道中的至少一 个。根据本发明概念的示例实施例，所述第一同步存储器响应于来自同步打包控制器 的控制存储所述写地址信道的地址。根据本发明概念的示例实施例，所述第二同步存储器响应于来自同步打包控制器 的控制存储所述写数据信道的数据。根据本发明概念的示例实施例，所述第三同步存储器响应于来自同步解包控制器 的控制存储所述读地址信道的地址。根据本发明概念的示例实施例，所述第四同步存储器响应于来自同步解包控制器 的控制存储所述读数据信道的数据。根据本发明概念的示例实施例，所述至少一个同步解包器响应于期望的请求和所 述第二时钟输出具有第一数据宽度的数据，所述第一数据宽度大于第二数据宽度；以及所 述带宽同步电路还包括请求选择提供单元，被配置为响应于一般请求阻挡至少一部分数 据，所阻挡的部分具有所述第二数据宽度的宽度，并且所述请求选择提供单元被配置为响 应于所述期望的请求和所述第一时钟提供具有所述第一数据宽度的数据，所述第一时钟的 频率大于所述第二时钟的频率。根据本发明概念的示例实施例，所述请求选择提供单元在所述电路的中央处理单 元(CPU)侧。根据本发明概念的示例实施例，所述期望的请求是包装4突发读请求(wrap 4 burst read request)0根据本发明概念的示例实施例，所述第一数据宽度为128比特，而所述第二数据 宽度为64比特。根据本发明概念的示例实施例，由所述同步解包器输出的数据是具有大于所述第 二数据宽度的宽度的读数据。根据本发明概念的示例实施例，数据处理系统包括处理器，连接到高速缓存控制 器；根据如上公开的示例实施例的带宽同步电路，连接在所述处理器和接口总线之间；以 及多个外围功能块，连接到所述接口总线。根据本发明概念的示例实施例，所述外围功能块包括直接存储器存取控制器 (DMAC)、通用串行总线(USB)、外围组件互连(PCI)、静态存储器控制器(SMC)、以及智能卡 接口(SCI)中的至少两个。
根据本发明概念的示例实施例，所述接口总线是先进可扩展接口(AXI)总线。根据本发明概念的示例实施例，在64比特包装4突发读(wrap 4 burst read)中， 所述扩大器在具有大约200MHz频率的所述第二时钟的每个周期提供一个128比特的读数据。根据本发明概念的示例实施例，带宽同步方法包括在第一时钟频率驱动处理器， 并在第二时钟频率驱动连接到接口总线的扩大器；对于第一读命令，与所述第二时钟频率 同步地向所述扩大器输出具有第一数据宽度的读数据，并且对于第二读命令，与所述第二 时钟频率同步地输出具有第二数据宽度的读数据；当具有所述第一数据宽度的读数据被输 入时，在扩大器中阻挡所述读数据；以及当具有所述第二数据宽度的读数据被输入时，与所 述第一时钟频率同步地、将所述读数据提供两个周期的所述第一时钟。根据本发明概念的示例实施例，所述第一数据比特宽度为64比特，所述第二数据 比特宽度为128比特。根据本发明概念的示例实施例，所述第一时钟频率为大约1GHz，而所述第二时钟 频率为大约200MHz。


通过参考附图描述详细的示例实施例，上述和其他特征和优点将变得更加清楚。 附图是为了描绘示例实施例，并且不应当被解释为限制权利要求想要的范围。附图不应视 为是依比例绘出，除非明确指出。图1是示出根据本发明概念的示例实施例的带宽同步电路的框图；图2是示出具有连接到图1的扩大器的总线结构的数据处理系统的框图；图3是示出根据本发明概念的示例实施例的带宽同步电路的框图；图4是示出图3的同步降低单元的框图；图5是示出根据本发明概念的示例实施例的带宽同步电路的详细框图；图6是示出图5的扩大器的框图；图7是示出根据本发明概念的示例实施例的带宽同步电路的框图；图8是示出图7的扩大器的一部分的框图；图9是图7的电路的操作时序图；图10和图11是示出在处理器操作期间重请求(heavy requests)频率的表；以及图12是示出使用根据本发明的示例实施例的带宽同步电路的移动系统的框图。
具体实施例方式这里示出了详细示例实施例。但是，这里所公开的特定的结构和功能细节仅仅是 为了描述示例实施例的目的。但是，示例实施例可以以许多可替换的形式来体现，而不应当 被解释为仅仅限制在这里所描述的实施例。因此，示例实施例能够有各种修改和可替换的形式，其实施例作为示例示出在附 图中，并且将在这里详细描述。但是，应当理解不是为了将示例实施例限制在所公开的特定 形式，相反，示例实施例是为了涵盖落入示例实施例的范围内的所有修改、等效物、和替换 方案。相同的标号在附图描述中指代相同的元件。
应当理解，虽然术语第一、第二等可以在这里用来描述各种不同的元件，这些元件 不应被这些术语所限制。这些术语仅用于区分一个元件与另一个元件。例如，第一元件可 以被称为第二元件，并且类似地，第二元件可以被称为第一元件，而不偏离示例实施例的范 围。如这里所用，术语“和/或”包括一个或多个相关所列条目的任意或全部的组合。应当理解，当一个元件被称为“连接”或“耦接”到另一个元件时，它可以直接连接 或耦接到另一个元件，或者可以存在插入其间的元件。相反，当一个元件被称为“直接连接” 或“直接耦接”到另一个元件时，则不存在插入其间的元件。其他用来描述元件之间关系的 词语应当以类似的方式来解释(例如，“在……之间”与“直接在……之间”、“相邻”与“直 接相邻”等)。这里使用的术语仅用于描述特定实施例的目的，而不是要限制示例实施例。如这 里所用，单数形式“一个”和“该”旨在也包含复数形式，除非上下文清楚地另外表示。还可 以理解，当术语“包括”和/或“包含”在这里使用时，表示所述特征、整体、步骤、操作、元件 和/或组件的存在，但并不排除存在或增加一个或多个其它特征、整体、步骤、操作、元件、 组件和/或它们的组合。还应当注意，在一些可替换的实施方式中，所示出的功能/动作可能以与附图中 所标注的不同的次序出现。例如，取决于所牵涉的功能/动作，接连示出的两幅附图可能被 基本上同时执行，或者有时可以被以相反的次序执行。图1是示出根据本发明概念的示例实施例的带宽同步电路的框图。参考图1，扩大器200可以安装在从接口 100和总线矩阵300之间。扩大器200可 以执行数据扩展器(expander)的功能，数据扩展器可以例如将64比特数据扩展为128比 特数据，以执行带宽同步。在图1中，从接口 100可以连接到具有64比特宽数据总线和大 约IGHz工作频率的中央处理单元(CPU)，而总线矩阵300可以是具有128比特宽数据总线 和大约200MHz工作频率的总线系统。总线矩阵300可以具有多层总线矩阵结构。在图1中，AW代表写地址信道信号，W代表写数据信道信号，B代表写响应信道信
号，AR代表读地址信道信号，而R代表读数据信道信号。SI和MI分别代表从接口和主接□。图2是示出具有连接到图1的扩大器(或扩展器)的总线结构的数据处理系统的 框图。参考图2，数据处理系统500可以包括在扩大器200的一侧(例如，上面)的窄AXI 总线和在扩大器200的另一侧(例如，下面)的宽AXI总线。扩大器200可以将施加到窄 总线线路(bus line)BN的23比特、32比特和64比特数据分别扩展为64比特、128比特和 128比特数据，以便将扩展的数据提供给宽总线线路BW。图3是示出根据本发明概念的示例实施例的带宽同步电路的框图。图4是示出图 3的同步降低单元的框图。以下，将参考图3和图4描述所述示例实施例。在图3中，扩大器200和同步降低单元250可以形成带宽同步电路。扩大器200可以包括同步打包器(sync packer) 220和同步解包器(sync unpacker)240,同步打包器和同步解包器基于处理器时钟CLKl操作。同步打包器220可以 包括第一和第二同步存储器21和23、以及同步打包控制器25。同步解包器240可以包括第三和第四同步存储器41和43、第一和第二选择器42和44、以及同步解包控制器45。同 步打包器220可以对写地址信道、写数据信道和写响应信道执行同步打包(packing)。同步 解包器240可以对读地址信道和读数据信道执行同步解包(unpacking)。第一同步存储器21可以响应于来自同步打包控制器25的控制，存储写地址信道 (Aff)的地址，并且可以扩充(upsize)所存储的地址，以便将经扩充的地址输出到同步降低 单元250。第二同步存储器23可以响应于来自同步打包控制器25的控制，存储写数据信道 (W)的数据，并且可以扩充所存储的数据，以便将经扩充的数据输出到同步降低单元250。 例如，通过扩充，所存储的64比特数据可以作为128比特施加给同步降低单元250。第三同步存储器41可以响应于来自同步解包控制器45的控制，存储读地址信道 (AR)的地址，并且可以扩充所存储的地址，以便将经扩充的地址通过选择器42输出到同步 降低单元250。第四同步存储器43可以响应于来自同步解包控制器45的控制，存储读数据信道 (R)的数据，并且可以经由选择器44将所存储的数据输出到从接口 100。例如，1 比特数 据可以作为64比特数据提供给从接口 100。第一到第四同步存储器21、23、41和43可以例如使用具有先入先出功能的先入先 出(FIFO)存储器来实现。同步降低单元250可以连接到扩大器200，并且可以响应于比处理器时钟频率更 低的总线时钟，对扩大器200的输出执行同步降低。在图3中，施加到扩大器200的时钟CLKl也可以在处理器的时钟域(clock domain)下操作。因而，当处理器时钟具有大约IGHz频率时，时钟CLKl也可以具有大约 IGHz频率。另一方面，总线时钟可以具有大约200MHz频率。处理器(或CPU)时钟可以是由动态电压频率调节控制器(DVFSC)控制的动态电 压频率调节(DVFS)时钟，DVFSC可以最小化SoC的电流消耗。时钟频率可以由DVFSC动态 地控制。图4是示出图3的同步降低单元250的框图。参考图4，同步降低单元250可以包 括同步存储器252、匹配值254、匹配256、第一和第二触发器258和259。同步存储器252 可以存储数据。匹配值邪4可以存储期望的匹配值。匹配256可以确定在同步存储器252 中存储的数据是否与匹配值匹配。匹配256可以使用例如比较器来实现。第一和第二触发 器258和259可以响应于匹配256的激活信号CLKEN锁存(latch)数据。在图4中，输出 线LlO集中代表图3的AW、W和AR，而输入线L20集中代表图3的B禾口 R。根据示例实施例，扩大器可以在大约IGHz的高频操作，并且可以使用高频管线结 构。以下，将参考图5和图6描述本发明概念的示例实施例。图5是根据本发明概念的示例实施例的带宽同步电路的框图。图6是示出图5的 扩大器的详细框图。参考图5，带宽同步电路500可以包括虚线条Bal周围的框结构的扩大器210，该 扩大器210响应于第一时钟CLKl和第二时钟CLK2执行扩大功能。虽然没有示出，但是根 据上述示例实施例，扩大器210可以连接到同步降低单元。
扩大器210可以安装在处理器侧100和总线矩阵300之间。在图6中，扩大器210 可以包括分别响应于第一和第二时钟CLKl和CLK2操作的第一和第二同步打包器222和 224，并且第一和第二同步解包器242和244分别响应于第一和第二时钟CLKl和CLK2操作。 第一和第二同步打包器222和2M可以共享第一和第二同步存储器21和23。第一同步打 包器222可以包括第一同步打包控制器沈，而第二同步打包器2 可以包括第二同步打包 控制器27。第一和第二同步解包器242和244可以共享第三和第四同步存储器41和43。 第一同步解包器242可以包括第二复用器44和第一同步解包控制器46，而第二同步解包 器244可以包括第一复用器42和第二同步解包控制器47。在第一和第二同步打包控制器 26和27以及第一和第二同步解包控制器46和47旁边示出的参考字符FSM_s和FSM_m分 别代表有限状态机-从(finite state machine-slave)和有限状态机-主(finite state machine-master)。当第一时钟CLKl为大约400MHz时，第二时钟CLK2可以为大约200MHz。从而，第 一时钟CLKl可以从CPU侧提供，而第二时钟CLK2可以从BUS侧提供。除了扩大器210被分为可以在不同频率操作的两部分之外，在图6中示出的扩大 器210可以有些类似于图3的扩大器200。因此，在64比特和128比特的不同比特宽度的情况下，如果扩大器210中的第一 同步打包器222和第一同步解包器242操作在400MHz，并且第二同步打包器2M和第二同 步解包器244操作在200MHz，则可以实现带宽平衡。但是，除了 200MHz总线时钟和IGHz DVFS时钟之外，图6的示例实施例可以使用 400MHz时钟。因此，图6的示例实施例在由于存在额外时钟而加载(loading)的情况下特 别有用。图7是示出根据本发明概念的示例实施例的带宽同步电路的框图。图8是示出图 7的扩大器的一部分的框图。图9是图7的电路的操作时序图。参考图7，带宽同步电路可以包括操作在第二时钟CLK2处的扩大器202和CPU侧 的从接口(Si) 102。SI 102可以具有请求选择提供单元的结构，该请求选择提供单元包括 存储器10、复用器14和寄存器19。根据本发明概念的示例实施例，带宽同步电路可以包括 扩大器102和请求选择提供单元。虽然没有示出，但是根据上面公开的示例实施例，扩大器 202可以连接到同步降低单元。扩大器202可以响应于第二时钟CLK2(例如，200MHz)操作，并且可以包括同步解 包器(图8的对幻，同步解包器响应于预定/期望的请求(例如，包装4突发读请求，或包 装8突发读请求)，输出具有第二数据比特宽度的读数据R。根据示例实施例，扩大器202 还可以包括根据上面公开的示例实施例中的任意一个的同步打包器。请求选择提供单元可以使响应于一般命令请求(增量突发或固定突发)而输入 的、具有第一数据宽度的读数据R绕过或阻挡其通过。例如，利用包装4突发读请求，请求 选择提供单元可以响应于具有比第二时钟更高频率的第一时钟(例如，IGHz)，将具有第二 时钟比特宽度(例如，1 比特)的读数据R输入提供两个时钟周期。存储器10是检测存在或不存在包装4突发读请求的电路元件。存储器10可以包 括地址读内容可寻址存储器(Address Read Contents Addressable Memory，ARCAM)。复 用器14可以响应于选择信号SEL经由总线线路B2和B3接收128比特数据，并且可以与第一时钟(例如，IGHz)同步地将所接收的128比特数据提供给R-信道18。例如，所接收的 128比特数据可以以每个具有64比特数据的两部分来提供。当选择信号SEL去激活时(例 如，在一般请求的情况下)，复用器14可以不将由总线线路B2提供的64比特数据提供给 R-信道18。而是，寄存器19可以存储64比特数据，并且可以作为用于记录器的存储元件。 例如，当在包装4突发读请求期间数据没有按顺序输入时，寄存器19可以用来按顺序输出 数据。参考图8，同步解包器242可以包括第三和第四同步存储器41和43、第一和第二 复用器42和44、存储器46和同步解包控制器45。存储器46可以检测存在或不存在包装4 突发读请求。当对读地址信道AR和读数据信道R执行同步解包时，同步解包器242可以对 于期望的请求(例如，包装4突发读请求)经由总线线路B2和B3输出具有第二比特宽度 (例如，1 比特)的读数据R。而且，在除了包装突发读请求(wrap burst read request)的 请求的情况下，从第四同步存储器43输出的64比特数据可以与第二时钟(例如，200MHz) 同步地输出。在包装4突发读请求的情况下，1 比特数据可以从第四同步存储器43输出， 或者可以输出绕过第四同步存储器43的128比特数据。参考RDATAh，图9示出了对于包装4突发读请求、输出具有第二数据比特宽度 (例如，64比特)的读数据。RDATAh示出了从图7的复用器14输出的数据的时序。在图 9中示出的CLK代表CPU的时钟。CPU的时钟可以对应于具有大约IGHz频率的第一时钟。 而且，ACLK代表AXI总线时钟，该AXI总线时钟对应于具有大约200MHz频率的第二时钟。 INCLKEN代表输入时钟使能信道。在图9中，在时间点tl和t2之间的部分可以对应于CPU的一个时钟周期。而且，在时间点t3和t4之间的部分可以对应于CPU的一个时钟周期。参考 RDATAla，响应于包装4突发读请求，可以在总线时钟QOOMHz)的一个周期期间接收128比 特数据。响应于从输入时钟使能信号INCLKEN修改的使能信号INCLKEN_M，可以在CPU的2 个时钟周期期间输出所接收的128比特RDATAla作为128比特数据(通过将al和a2相加 而获得的数据)。另一方面，RDATAl示出了在不存在包装3突发读请求的情况下接收64比特数据。 RDATA2示出了在CPU的一个时钟周期期间输出所接收的64比特数据作为64比特数据al。因而，在第二时钟期间并且响应于特定请求(例如，包装4突发读请求)，可以发送 具有两倍于R-信道的比特宽度大小的比特宽度的数据。然后，可以在第一时钟的2个周期 期间提供该数据。结果，可以有效维持带宽的平衡。在图10和图11中示出了在示例实施例中包装4突发读请求的一个功能。图10和图11是示出在处理器操作期间重请求频率的表。当出现诸如多加载(multiple loads)或命令执行之类的重(例如，资源密集型) 请求时，可能导致高速缓存错误(cache miss)，从而降低系统操作性能。根据本发明概念的 示例实施例，已经对两种情况执行了 CPU痕量(trace)分析，以找出高速缓存错误情况的频 率。图10是示出在使用来自Advanced RISC Machine (ARM)公司的AXI总线的 ARMl 176PB_L2WA1 locAXI. out的情况下重请求的频率的表。图11是示出在ARM1176PB_ L2AWCACHEattr_AXI. out的情况下重请求的频率的表。这里，L2WAlloc代表L2高速缓存的分配，而L2AWCACHEattr可以代表L2高速缓存的写地址的属性。在图10中，在AR包装突发4请求中，在四个时钟周期内出现的通信量计数可以为 17，491，这表示大约9. 的累积率(accumulation ratio)。在图11中，在AR包装突发4 请求中，在四个时钟周期内出现的通信量计数可以为14，621，这表示大约7. 5%的累积率。 最终，在图10中重请求频率可以总共为大约5. 88%，而在图11中重请求频率可以总共为大 约 1. 51%。如上所述，对于临界性能(critical performance)的包装4突发读请求，为了解 决带宽瓶颈，数据可以在图9的RDATAla的时间被发送，并且可以在RDATAh的时间被提供 给CPU侧，从而得到对带宽瓶颈更加有效的解决方案。图12是示出包括根据本发明概念的示例实施例的带宽同步电路的移动系统的框 图。参考图12，移动系统可以包括具有L2高速缓存的CPU 500、连接到AXI总线BUSl 的媒体系统510、调制解调器520、存储器控制器420、引导R0M430和显示器控制器440。存 储器410(例如，DRAM、闪存等)可以连接到存储器控制器420。显示器450 (例如，IXD等) 可以连接到显示器控制器440。BUSl可以是CPU总线，而BUS2可以是存储器总线。CPU 500除了等级2 (L2)高速 缓存以外还可以包括等级一(Li)高速缓存。Ll高速缓存可以用来存储频繁存取的数据和 /或命令。类似地，L2高速缓存可以用来存储频繁存取的数据和/或命令。图12的移动系统可以实现在例如智能电话、个人导航设备、便携式因特网设备、 便携式广播设备和/或多媒体设备中。在图12的移动系统中，根据在图7中示出的示例实施例的带宽同步电路可以安置 在CPU 500的块与AXI总线之间。但是，示例实施例并不限制于此，并且任何前述的示例实 施例可以用在移动系统中。在这种情况下，由于图7的SI块102在CPU侧，因此可以在大约IGHz的第一时钟 驱动SI块102，而可以在大约200MHz的第二时钟驱动连接到AXI总线的扩大器202。在正常读时，在扩大器202侧，64比特数据可以与200MHz时钟同步地输出，并且， 在64比特包装4突发读时，128比特读数据可以与200MHz时钟同步地输出。在正常读时，CPU侧的SI块102可以通过R-信道18将64比特读数据绕过到CPU， 并且在包装4突发读时，可以在两个周期期间、与IGHz时钟同步地将128比特读数据提供 给 CPU。因此，当在包装4突发读请求的情况下执行带宽同步时，扩大器电路的修改可以 被最小化，并且带宽瓶颈也可以被有效地解决，由此改善了使用SoC的移动系统的操作性 能。此外，诸如移动系统的数据处理系统的制造成本也可以被降低。虽然针对在64比特高频CPU子系统和128比特低频总线接口之间生成的带宽瓶 颈描述了本发明概念的示例实施例，但是示例实施例并不限制于此，并且本发明概念的示 例实施例也可以应用到任何其中可能出现带宽瓶颈的数据处理系统。根据示例实施例，移动系统中处理器的数量可以增加为大于两个。处理器的示例 可以包括微处理器、CPU、数字信号处理器、微控制器、精简指令集计算机、复杂指令集计算 机等。
根据本发明概念的示例实施例，在CPU和总线之间的同步瓶颈可以被最小化或减因此，当带宽同步电路被用在SoC中时，可以降低数据处理系统的制造成本，并且 能够改善SoC的操作性能。已经这样描述的示例实施例，很清楚所述示例实施例可以以多种方式进行改变。 这样的改变不应被认为是脱离了示例实施例意图的精神和范围，并且本领域技术人员非常 清楚所有这样的修改都意图包括在权利要求的范围内。
权利要求
1.一种带宽同步电路，包括扩大器，包括至少一个同步打包器和至少一个同步解包器，所述至少一个同步打包器 和所述至少一个同步解包器基于第一时钟操作；以及同步降低单元，连接到所述扩大器，并且被配置为响应于具有低于所述第一时钟频率 的频率的第二时钟，对所述扩大器的数据执行同步降低操作。
2.如权利要求1所述的带宽同步电路，其中，所述第一时钟是具有IGHz频率的处理器 时钟，而所述第二时钟是具有200MHz频率的总线时钟。
3.如权利要求2所述的带宽同步电路，其中，所述至少一个同步打包器对写地址信道、 写数据信道和写响应信道执行同步打包，而所述至少一个同步解包器对读地址信道和读数 据信道执行同步解包。
4.如权利要求3所述的带宽同步电路，其中所述至少一个同步打包器包括第一同步存储器和第二同步存储器，所述第一和第二同步存储器被配置为接收写地址 信道、写数据信道和写响应信道中的至少一个，以及其中所述至少一个同步解包器包括第三同步存储器和第四同步存储器，所述第三和第四同步存储器被配置为接收读地址 信道和读数据信道中的至少一个。
5.如权利要求4所述的带宽同步电路，其中，所述第一同步存储器响应于来自同步打 包控制器的控制，存储所述写地址信道的地址，并扩充所存储的地址以便将经扩充的地址 输出到所述同步降低单元。
6.如权利要求4所述的带宽同步电路，其中，所述第二同步存储器响应于来自同步打 包控制器的控制，存储所述写数据信道的数据，并扩充所存储的数据以便将经扩充的数据 输出到所述同步降低单元。
7.如权利要求4所述的带宽同步电路，其中，所述第三同步存储器响应于来自同步解 包控制器的控制，存储所述读地址信道的地址，并扩充所存储的地址以便通过选择器将经 扩充的地址输出到所述同步降低单元。
8.如权利要求4所述的带宽同步电路，其中，所述第四同步存储器响应于同步解包控 制器的控制，存储所述读数据信道的数据，并经由选择器将所存储的数据输出到从接口。
9.如权利要求4所述的带宽同步电路，所述第一、第二、第三和第四同步存储器中的至 少一个是先入先出(FIFO)存储器。
10.如权利要求1所述的带宽同步电路，其中，所述同步降低单元包括同步存储器，被配置为存储数据；匹配值，被配置为存储至少一个匹配值；匹配，被配置为确定存储在所述同步存储器中的数据是否与所述至少一个匹配值匹 配；以及第一触发器和第二触发器，被配置为响应于根据所述匹配生成的激活信号来锁存数据。
11.如权利要求1所述的带宽同步电路，其中，所述扩大器包括第一同步打包器和第二同步打包器，分别响应于所述第一时钟和所述第二时钟操作；以及第一同步解包器和第二同步解包器，分别响应于所述第一和第二时钟操作，所述第一 时钟和所述第二时钟具有不同的频率。
12.如权利要求11所述的带宽同步电路，其中，所述第一时钟的频率为400MHz，而所述 第二时钟的频率为200MHz。
13.如权利要求11所述的带宽同步电路，其中，所述第一时钟由所述电路的处理器侧 提供，而所述第二时钟由所述电路的总线侧提供。
14.如权利要求11所述的带宽同步电路，其中，所述第一和第二同步打包器共享第一同步存储器和第二同步存储器，所述第一 和第二同步存储器被配置为接收写地址信道、写数据信道和写响应信道中的至少一个；以 及其中，所述第一和第二同步解包器共享第三同步存储器和第四同步存储器，所述第三 和第四同步存储器被配置为接收读地址信道和读数据信道中的至少一个。
15.如权利要求14所述的带宽同步电路，其中，所述第一同步存储器响应于来自同步 打包控制器的控制存储所述写地址信道的地址。
16.如权利要求14所述的带宽同步电路，其中，所述第二同步存储器响应于来自同步 打包控制器的控制存储所述写数据信道的数据。
17.如权利要求14所述的带宽同步电路，其中，所述第三同步存储器响应于来自同步 解包控制器的控制存储所述读地址信道的地址。
18.如权利要求14所述的带宽同步电路，其中，所述第四同步存储器响应于来自同步 解包控制器的控制存储所述读数据信道的数据。
19.如权利要求1所述的带宽同步电路，其中所述至少一个同步解包器响应于期望的请求和所述第二时钟，输出具有第一数据宽度 的数据，所述第一数据宽度大于第二数据宽度；以及所述带宽同步电路还包括请求选择提供单元，被配置为响应于一般请求阻挡至少一部分数据，所阻挡的部分具 有所述第二数据宽度的宽度，并且所述请求选择提供单元被配置为响应于所述期望的请求 和所述第一时钟提供具有所述第一数据宽度的数据，所述第一时钟的频率大于所述第二时 钟的频率。
20.如权利要求19所述的带宽同步电路，其中，所述请求选择提供单元在所述电路的 中央处理单元(CPU)侧。
21.如权利要求19所述的带宽同步电路，其中，所述期望的请求是包装4突发读请求。
22.如权利要求19所述的带宽同步电路，其中，所述第一数据宽度为128比特，而所述 第二数据宽度为64比特。
23.如权利要求19所述的带宽同步电路，其中，由所述同步解包器输出的数据是具有 大于所述第二数据宽度的宽度的读数据。
24.—种数据处理系统，包括处理器，连接到高速缓存控制器；如权利要求19所述的带宽同步电路，连接在所述处理器和接口总线之间；以及多个外围功能块，连接到所述接口总线。
25.如权利要求M所述的数据处理系统，其中，所述外围功能块包括直接存储器存取 控制器(DMAC)、通用串行总线(USB)、外围组件互连(PCI)、静态存储器控制器(SMC)、以及 智能卡接口(SCI)中的至少两个。
26.如权利要求M所述的数据处理系统，其中，所述接口总线是先进可扩展接口(AXI) 总线。
27.如权利要求M所述的数据处理系统，其中，在64比特包装4突发读中，所述扩大器 在具有200MHz频率的所述第二时钟的每个周期提供一个128比特的读数据。
28.一种带宽同步方法，包括在第一时钟频率驱动处理器，并且在第二时钟频率驱动连接到接口总线的扩大器；对于第一读命令，与所述第二时钟频率同步地向所述扩大器输出具有第一数据宽度的 读数据，并且对于第二读命令，与所述第二时钟频率同步地输出具有第二数据宽度的读数 据；当具有所述第一数据宽度的读数据被输入时，在扩大器中阻挡所述读数据；以及当具有所述第二数据宽度的读数据被输入时，与所述第一时钟频率同步地、将所述读 数据提供两个周期的所述第一时钟。
29.如权利要求观所述的方法，其中，所述第一数据比特宽度为64比特，所述第二数据 比特宽度为128比特。
30.如权利要求观所述的方法，其中，所述第一时钟频率为1GHz，而所述第二时钟频率 为 200MHz。
全文摘要
本发明示例实施例涉及带宽同步电路和带宽同步方法。带宽同步电路包括扩大器和同步降低单元。扩大器包括根据第一时钟操作的同步打包器和同步解包器。同步降低单元连接到扩大器，并且响应于频率低于第一时钟频率的第二时钟，对扩大器的数据执行同步降低操作。
文档编号H04W56/00GK102083196SQ201010566410
公开日2011年6月1日 申请日期2010年11月26日 优先权日2009年11月26日
发明者严濬亨, 尹栽根, 沈圣勋, 洪性珉, 郑法澈, 郑贤旭 申请人:三星电子株式会社