专利名称：一种多载波级联滤波器的设计方法及设计装置的制作方法
技术领域：
本发明涉及数字通信领域，具体而言，本发明涉及一种多载波级联滤波器的设计 方法及设计装置。
背景技术：
在数字通信领域，通常会使用到数字滤波器来提升通信质量。滤波器的设计指标 主要包括过渡带宽和旁瓣幅度。滤波器的设计通常希望获得尽量窄的过渡带和较低的旁瓣 幅度，然而减小过渡带和抑制旁瓣幅度是不能兼得的，通常是以增加过渡带宽以换取旁瓣 的抑制。例如可以通过加窗函数来抑制旁瓣幅度，但与此同时却增加了过渡带宽，为了减小 过渡带宽，又需增加滤波器的阶数，因此，要综合考虑技术指标以满足滤波器的要求。如果 考虑到插入损耗的影响，通常应适量增加阶数较为适宜。在移动通信的系统设计时，通常保证基站和终端的滤波器占用带宽是一致的， 这里滤波器占用带宽指容纳信号总功率99%的带宽，以达到匹配滤波的良好效果。对于 TD-SCDMA(Time Division-Synchronous CodeDivision Multiple Access,时分同步石马分 多址接入)和 WCDMA(WidebandCode Division Multiple Access，宽带码分多址接入)系 统收发端RRC(RootRaised Cosine，根升余弦)滤波器中选择α =0.22，协议上规定的 载波间隔大于Rc*(l+a )，这样有较小的邻频干扰。3G的标准化过程中，规定载波的中心 频率最小间隔为 200kHz。因此 3GPP(3rd Generation PartnershipProject，第三代伙伴 项目)25. 105中的规定，1.28Mcps TDD(Time DivisionDuplex，时分双工)的信道间隔为 1. 6MHz,3. 84Mcps 的 WCDMA 信道间隔为 5MHz。数字中频位于移动通信系统的数字前端DFE(Decision FeedbackEqualization, 判决反馈均衡器)，DFE需要完成的两个重要功能是DUC(Digital Up Conversion，数字上变 频器)和DDC(Digital Down Conversion数字下变频器)。DUC需要做的是内插滤波，DDC 需要做的工作是滤波抽取。现有系统DUC—般采用直接内插后滤波，再进行多载波叠加的 结构，实现框图如图1所示；DDC首先是载波分离，随后是滤波抽取后物理层信号输出，实现 框图如图2所示。现在TD-SCDMA系统支持3个频段，分别如下1880MHZ 1920MHZ、2010MHZ 2025MHZ、2300MHZ MOOMHZ，TD-SCDMA系统为了扩大容量，需要占用更多的带宽或者 更多的频点，以支持更多的载波数，在一个RRU处理单元内载波数越多，DUC/DDC耗费的 FPGA(FieldProgrammable Gate Array，现场可编程门阵列)资源就越多。采用上述结构设计思想简单，每一个滤波器的设计只要考虑本载波带宽即可。但 是上述滤波器的设计架构存在的一个问题是每一个载波单独内插滤波到中频末级，这样比 较耗费FPGA资源。现有技术中存在描述多相滤波器的设计方法，但是没有介绍多级组合滤波器的设 计技巧和滤波器的设计方法。对于TD-SCDMA来说，随着载波数越来越多，如何节省多通道 滤波，载波叠加消耗的资源变成一个紧急而又重要的任务。
现有技术中存在介绍等波纹滤波器的设计方法，但是没有提到等波纹FIR滤波器 如何能更好的结合CIC (Cascaded Integrator Comb，梳状滤波器)滤波器，设计多通道的 RRC滤波器。申请文件20061008598. 0《一种通用可编程数字滤波器及其工作方法》涉及一种 通用可编程数字滤波器及其工作方法，提出了数字滤波器比模拟滤波器稳定性，抗干扰能 力和精度提高很多，同时仅仅提到了数字滤波的通用实现结构，但是没有提及如何在多通 道的系统中有效工作和节省资源。综上所述，现有技术中采用直接滤波内插架构，随着载波数量的不断增加，耗费的 FPGA资源越来越多，系统很难实现；同时现有技术大多仅局限于理论上通用滤波器的结构 和设计方法，没有针对通道众多的滤波器设计方法。因此，有必要提出一种技术方案，实现 多载波、多天线、多频段上实现中频滤波，同时滤波器资源消耗也远小于传统滤波器的设计 方法，能有效降低FPGA硬件资源的使用。
发明内容
本发明的目的旨在至少解决上述技术缺陷之一，特别通过降低CIC的级数，多个 载波使用同一个滤波器完成滤波功能，本发明实施例提出的多级滤波器的设计方案，使得 设计的滤波器阶数在FPGA可实现的范围内，EVM(Error Vector Magnitude，误差矢量幅度) 等指标也可以满足协议要求。为了达到上述目的，本发明的实施例一方面提出了一种多载波级联滤波器的设计 方法，包括以下步骤根据物理层信号速率fsO和中频速率fs2，确定滤波器的内插倍数N以及两级中频 速率点fsl、fs2，其中，N = fs2/fs0,fsl > BW，BW为多载波系统的带宽，N2 = fs2/fsl，根 据滤波器内插的倍数N，设计PHR(ProgrammeFinite Impulse Response，可编程的有限脉 冲响应)滤波器的内插倍数mi、CIC滤波器的内插倍数W2以及镜像抑制滤波器upfilter 的内插倍数 N2，N = N1*N2，Nl = N11*N12 ；根据滤波器内插的倍数，设计得到PHR和CIC滤波器级联的组合滤波器完成频谱 成型，其中CIC能抑制PHR滤波器的镜像大于预定门限值；对经所述PHR和CIC滤波器级联的组合滤波器滤波后的多载波信号进行多载波 叠加，经所述镜像抑制滤波器upfilter滤波后输出。本发明的实施例另一方面还提出了一种多载波级联滤波器的设计装置，包括配置 模块、设计模块以及叠加滤波模块所述配置模块，用于根据物理层信号速率fsO和中频速率fs2，确定滤波器的内插 倍数N以及两级中频速率点fsl、fs2，其中，N = fs2/fs0,fsl > BW，BW为多载波系统的带 宽，N2 = fs2/fsl，根据滤波器内插的倍数N，设计PHR滤波器的内插倍数N11、CIC滤波器 的内插倍数附2以及镜像抑制滤波器upfilter的内插倍数N2，N = N1*N2,N1 = N11*N12 ；所述设计模块，用于根据滤波器内插的倍数，设计得到PHR和CIC滤波器级联的 组合滤波器完成频谱成型，其中CIC能抑制PHR滤波器的镜像大于预定门限值；所述叠加滤波模块，用于对经所述PHR和CIC滤波器级联的组合滤波器滤波后的 多载波信号进行多载波叠加，经所述镜像抑制滤波器upfilter滤波后输出。
本发明的实施例提出的技术方案，通过采用了多级滤波器的设计，使得设计的滤 波器阶数在FPGA可实现的范围内，信号的内插倍数，EVM等指标也可以满足协议要求。此 外，本发明提出的技术方案，能实现多载波、多天线、多频段上实现中频滤波，同时滤波器资 源消耗也远小于传统滤波器的设计方法，能有效降低FPGA硬件资源的使用。本发明提出的 上述方案，对现有系统的改动很小，不会影响系统的兼容性，而且实现简单、高效。本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变 得明显，或通过本发明的实践了解到。
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变 得明显和容易理解，其中图1为TD-SCDMA系统多载波滤波叠加原理图；图2为TD-SCDMA系统多载波内插抽取原理图；图3为本发明实施例多载波级联滤波器的设计方法的流程图；图4为多载波3级滤波器设计架构图；图5为组合滤波器的3dBc压缩点的频谱图；图6为镜像抑制示意图；图7为RRC滤波器的频谱模版图；图8为内插后的频谱图；图9为3倍内插滤波器频谱图；图10为通带波纹小于0. OldBc的频谱图；图11为镜像抑制之后的频谱图；图12为本发明提出的TD-SCDMA多级滤波器内插设计架构图；图13为本发明提出的TD-SCDMA多级滤波抽取设计架构图；。图14为TD-SCDMA多级滤波器设计架构解析后的星座图；图15为本发明多载波内插滤波器设计的执行流程图；图16为本发明实施例多载波级联滤波器的设计装置的结构示意图。
具体实施例方式下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终 相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附 图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。为了实现本发明之目的，本发明公开了一种多载波级联滤波器的设计方法，包括 以下步骤根据物理层信号速率fsO和中频速率fs2，确定滤波器的内插倍数N以及两级中频 速率点fsl、fs2，其中，N = fs2/fs0,fsl > BW，BW为多载波系统的带宽，N2 = fs2/fsl，根 据滤波器内插的倍数N，设计PHR滤波器的内插倍数N11、CIC滤波器的内插倍数W2以及 镜像抑制滤波器upfilter的内插倍数N2，N = N1*N2,N1 = N11*N12 ；根据滤波器内插的倍 数，设计得到PHR和CIC滤波器级联的组合滤波器完成频谱成型，其中CIC能抑制PHR滤波器的镜像大于预定门限值；对经所述PHR和CIC滤波器级联的组合滤波器滤波后的多载 波信号进行多载波叠加，经所述镜像抑制滤波器upfilter滤波后输出。如图3所示，为本发明实施例多载波级联滤波器的设计方法的流程图，包括以下 步骤S301 确定滤波器的内插倍数N以及两级中频速率点。在步骤S301中，根据物理层信号速率fsO和中频速率fs2，确定滤波器的内插倍数 N以及两级中频速率点fsl、fs2，其中，N = fs2/fs0, fsl > Bff, BW为多载波系统的带宽， N2 = fs2/fsl，根据滤波器内插的倍数N，设计PHR滤波器的内插倍数mi、CIC滤波器的 内插倍数附2以及镜像抑制滤波器upfilter的内插倍数N2，N = N1*N2, Nl = N11*N120作为本发明的实施例，对于TD-SCDMA系统而言，物理层速率比较低，只有 1. ^MHZ。随着TD-SCDMA支持的载波数量越来越多，因此要求的中频速率越来越高，使得中 频的内插倍数增加。高速多载波的中频设计需要耗费大量的FPGA资源，为此节省中频FPGA 耗费的资源成为中频算法设计的一个核心工作。在本发明的实施例中，将以中频72倍内插为例，说明多载波节省资源的设计架构 和滤波器系数设计方法。72倍内插可以分解为N = N1*N2。物理层到中频的N倍内插，由 于内插因子比较高，一般会采用CIC滤波器，完成比较多的内插工作，同时还需要设计一个 PHR对CIC的衰落进行补偿的同时完成频谱成型。CIC+PFIR完成频谱成型和速率的提升，末级再增加一个镜像抑制滤波器 upfilter,完成N2倍内插和镜像的抑制。由于末级滤波器系数upfilter处于一个较高的 速率，时分复用的通道数比较少，所以节省末级滤波器系数卷积消耗的乘法器成为本发明 的一个显著效果。通过把频谱搬移的工作，即NCO(Numerical Controlled Oscillator，数 控振荡器)产生的频率和每一个通道的滤波信号卷积，搬到末级滤波之前，频谱搬移完成 之后再进行末级滤波，此时多通道的末级滤波只需要一个滤波器即可，大大节省了末级滤 波所消耗的乘法器个数，数据处理如下式所示
权利要求
1.一种多载波级联滤波器的设计方法，其特征在于，包括以下步骤根据物理层信号速率fsO和中频速率fs2，确定滤波器的内插倍数N以及两级中频速率 点fsl、fs2，其中，N = fs2/fs0,fsl > BW，BW为多载波系统的带宽，N2 = fs2/fsl，根据滤 波器内插的倍数N，设计PHR滤波器的内插倍数N11、CIC滤波器的内插倍数W2以及镜像 抑制滤波器upfilter的内插倍数N2，N = N1*N2, Nl = N11*N12 ；根据滤波器内插的倍数，设计得到PHR和CIC滤波器级联的组合滤波器完成频谱成 型，其中CIC滤波器能抑制PHR滤波器的镜像大于预定门限值；对经所述PHR和CIC滤波器级联的组合滤波器滤波后的多载波信号进行多载波叠加， 经所述镜像抑制滤波器upfilter滤波后输出。
2.如权利要求1所述的多载波级联滤波器的设计方法，其特征在于，所述PFIR滤波器 的内插倍数mi与所述CIC滤波器的内插倍数W2的关系为N12 > 2*mi，所述预定门限值 为 70dBc。
3.如权利要求2所述的多载波级联滤波器的设计方法，其特征在于，设计得到PHR和 CIC滤波器级联的组合滤波器包括设计出一个理想的Ideal-PFIR滤波器，其内插倍数为Nll ；设计出CIC滤波器，其内插倍数为N21，根据所述CIC滤波器，设计一个补偿CIC失真的 反正弦低通滤波器hv-SINC ；将所述Ideal-PFIR滤波器系数和hv_SINC滤波器系数卷积得到PHR的滤波器系数， 根据所述PHR的滤波器系数设计PHR滤波器，将所述PHR滤波器与所述CIC滤波器级联 得到所述PHR和CIC滤波器级联的组合滤波器。
4.如权利要求3所述的多载波级联滤波器的设计方法，其特征在于，所述BW= 1. 6MHZ*K，其中1. 6MHZ为单载波系统的带宽，K为载波数。
5.如权利要求4所述的多载波级联滤波器的设计方法，其特征在于，所述PHR滤波器 的内插倍数为3 ；所述CIC滤波器的内插倍数为8，所述CIC滤波器为5级的CIC滤波器；所 述镜像抑制滤波器upfilter的内插倍数为3，所述镜像抑制滤波器upfilter的镜像抑制大 于70dBc，通带波纹小于0. OldBc0
6.一种多载波级联滤波器的设计装置，其特征在于，包括配置模块、设计模块以及叠加 滤波模块所述配置模块，用于根据物理层信号速率fsO和中频速率fs2，确定滤波器的内插倍数 N以及两级中频速率点fsl、fs2，其中，N = fs2/fs0, fsl > Bff, BW为多载波系统的带宽， N2 = fs2/fsl，根据滤波器内插的倍数N，设计PHR滤波器的内插倍数mi、CIC滤波器的 内插倍数附2以及镜像抑制滤波器upfilter的内插倍数N2，N = N1*N2, Nl = N11*N12 ；所述设计模块，用于根据滤波器内插的倍数，设计得到PFIR和CIC滤波器级联的组合 滤波器完成频谱成型，其中CIC能抑制PHR滤波器的镜像大于预定门限值；所述叠加滤波模块，用于对经所述PHR和CIC滤波器级联的组合滤波器滤波后的多载 波信号进行多载波叠加，经所述镜像抑制滤波器upfilter滤波后输出。
7.如权利要求6所述的多载波级联滤波器的设计装置，其特征在于，所述配置模块配 置的所述PHR滤波器的内插倍数mi与所述cic滤波器的内插倍数m2的关系为m2 > 2*N11，所述预定门限值为70dBc。
8.如权利要求7所述的多载波级联滤波器的设计装置，其特征在于，所述设计模块设 计得到PHR和CIC滤波器级联的组合滤波器包括所述设计模块设计出一个理想的Ideal-PHR滤波器，其内插倍数为Nll ；所述设计模块设计出CIC滤波器，其内插倍数为N21，根据所述CIC滤波器，设计一个补 偿CIC失真的反正弦低通滤波器hv-SINC ；所述设计模块将所述Ideal-PHR滤波器系数和hv_SINC滤波器系数卷积得到PHR 的滤波器系数，根据所述PHR的滤波器系数设计PHR滤波器，将所述PHR滤波器与所述 CIC滤波器级联得到所述PHR和CIC滤波器级联的组合滤波器。
9.如权利要求8所述的多载波级联滤波器的设计装置，其特征在于，所述BW= 1. 6MHZ*K，其中1. 6MHZ为单载波系统的带宽，K为载波数。
10.如权利要求9所述的多载波级联滤波器的设计装置，其特征在于，所述PHR滤波 器的内插倍数为3 ；所述CIC滤波器的内插倍数为8，所述CIC滤波器为5级的CIC滤波器； 所述镜像抑制滤波器upfilter的内插倍数为3，所述镜像抑制滤波器upfilter的镜像抑制 大于70dBc，通带波纹小于0. OldBc0
全文摘要
本发明的实施例提出了一种多载波级联滤波器的设计方法，包括根据物理层信号速率fs0和中频速率fs2，确定滤波器的内插倍数N以及两级中频速率点fs1、fs2，其中，N＝fs2/fs0，fs1＞BW，BW为多载波系统的带宽，N2＝fs2/fs1；根据滤波器内插的倍数，设计得到PFIR和CIC滤波器级联的组合滤波器完成频谱成型，其中CIC能抑制PFIR滤波器的镜像大于预定门限值；对经所述PFIR和CIC滤波器级联的组合滤波器滤波后的多载波信号进行多载波叠加，经所述镜像抑制滤波器upfilter滤波后输出。本发明的实施例提出的技术方案，能实现多载波、多天线、多频段上实现中频滤波，同时滤波器资源消耗也远小于传统滤波器的设计方法，能有效降低FPGA硬件资源的使用。
文档编号H04L25/02GK102148790SQ20101911405
公开日2011年8月10日 申请日期2010年2月5日 优先权日2010年2月5日
发明者傅鹏程, 李大庆, 杨明, 熊军, 熊芳, 陈东 申请人:大唐移动通信设备有限公司