专利名称：一种同时覆盖2g和3g信号的收发信机及信号处理方法
技术领域：
本发明涉及移动通信技术领域，尤其涉及一种同时覆盖2G和3G信号的收发信机及信号处理方法。
背景技术：
目前随着通信技术的发展，通信系统正在从2G向3G过渡，在此过渡时期多种信号制式会同时存在，要实现两种制式的信号覆盖只有用两套不同制式的收发信机来实现。这样带来了诸多问题。首先，工程上重复施工。面对一个新开通的信号覆盖网点，要同时对两套收发信机进行包括光缆和天线的重复铺设和安装，浪费人力资源，对于一些安装位置较为偏僻的地点，这些重复工作将浪费更多的资源。其次，对于铺设位置的占用。由于工程现场应用环境较为恶劣，空间有限，多一套收发信机不但会占用更多的空间，而且整机的散热的问题也难以处理。最后，对于收发信机成本的浪费。两套收发信机中需要重复的器件很多，包括整机结构部件、电源部件、IC部件、PCB等。
发明内容
本发明的目的在于克服现有技术的缺点与不足，提出一种同时覆盖2G和3G信号的收发信机，该收发信机通过把2G和3G单一制式的收发信机集成为一种新型混合制式的收发信机，简化了覆盖方式，并且节约了成本。本发明的另一个目的在于提供一种采用同时覆盖2G和3G信号收发信机的信号处
理方法。为了达到上述目的，本发明采用以下技术方案一种同时覆盖2G和3G信号的收发信机，其特征在于所述收发信机具体包括光模块、FPGA模块、时钟恢复模块、时钟分发模块、DPD反馈模数转换器A/D、2G+3G 模数转换器A/D、监控部分、切换单元；2G DPD系数实现模块、2G数模转换器D/A、2G下行本振模块、2G上行本振模块、2G 下行射频链路、2G射频反馈链路、2G上行信号射频链路；3G DPD系数实现模块、3G数模转换器D/A、3G下行本振模块、3G上行本振模块、3G 下行射频链路、3G射频反馈链路、3G上行信号射频链路；所述FPGA模块分别与光模块、2G DPD系数实现模块以及3G DPD系数实现模块相互连接，所述FPGA模块的输出端分别与时钟恢复模块、2G数模转换器D/A以及3G数模转换器D/A相连接；所述时钟恢复模块的输出端分别与2G下行本振模块、2G上行本振模块、3G下行本振模块、3G上行本振模块以及时钟分发模块相连接；所述时钟分发模块的输出端分别与2G数模转换器D/A、3G数模转换器D/A、2G+3G 模数转换器A/D、DPD反馈模数转换器A/D以及FPGA模块相连接；所述2G下行本振模块的输出端分别与2G下行射频链路和2G射频反馈链路相连接；所述2G上行本振模块的输出端与2G上行信号射频链路相连接；所述3G上行本振模块的输出端与3G上行信号射频链路相连接；所述3G下行本振模块的输出端分别与3G下行射频链路和3G射频反馈链路相连接；所述2G数模转换器D/A的输出端与2G下行射频链路相连接后进行2G射频信号输出；所述3G数模转换器D/A的输出端与3G下行射频链路相连接后进行3G射频信号输出；所述2G射频反馈链路和3G射频反馈链路的输出端都与切换单元相连接；所述切换单元的输出端与DPD反馈模数转换器A/D相连接；所述DPD反馈模数转换器A/D的输出端与FPGA模块相连接；所述2G上行信号射频链路和3G上行信号射频链路的输出端都与2G+3G模数转换器A/D相连接；所述2G+3G模数转换器A/D的输出端与FPGA模块相连接；所述的监控部分实现所有模块的上电配置和控制字的读写。所述2G+3G模数转换器A/D是一个高速的双通道AD芯片，采样速率为IOOMHz以上，输出的数据为IQ数据，两个通道是完全分离的，且隔离度较高，能够胜任一个芯片完成两个通道的模数转换任务，转换后的数据速率为IOOMHz以上。所述FPGA模块的结构包括相互连接的2G FPGA模块和3G FPGA模块，所述2G FPGA 模块分别与光模块、2G DPD系数实现模块相互连接，所述3GFPGA模块与3G DPD系数实现模块相互连接，所述2G FPGA模块的输出端分别与时钟恢复模块和2G数模转换器D/A相连接，所述3G FPGA模块的输出端与3G数模转换器D/A相连接，所述2G FPGA模块和3G FPGA 模块都与时钟分发模块、DPD反馈模数转换器A/D、2G+3G模数转换器A/D的输出端相连接。所述FPGA模块的另一种优化结构包括2G+3G FPGA模块和3G DPD处理芯片，所述 2G+3G FPGA模块的输出端与3G DPD处理芯片连接，所述2G+3G FPGA模块分别与光模块、 2⑶PD系数实现模块相互连接，所述3⑶PD处理芯片与3G DPD系数实现模块相互连接，所述 2G+3G FPGA模块的输出端分别与时钟恢复模块和2G数模转换器D/A相连接，所述3G DPD 处理芯片的输出端与3G数模转换器D/A相连接，所述2G+3G FPGA模块和3G DPD处理芯片都与时钟分发模块、DPD反馈模数转换器A/D的输出端相连接；所述2G+3G FPGA模块还与 2G+3G模数转换器A/D的输出端相连接。一种采用同时覆盖2G和3G信号的收发信机的信号处理方法，其具体步骤包括(1)系统上电后监控部分实现对时钟恢复模块、时钟分发模块、2G数模转换器D/ A、2G+3G模数转换器A/D、3G数模转换器D/A、2G上行本振模块、2G下行本振模块、3G下行本振模块和3G上行本振模块进行配置，所述配置的总线为SPI总线；监控部分继续配置FPGA 模块、2G DPD系数实现模块、3G DPD系数实现模块、DPD反馈模数转换器A/D，所述配置的总线为UHPI总线；(2)系统配置完成后，2G上行信号和3G上行信号分别通过2G上行信号射频链路和3G上行信号射频链路同时输入到系统中，2G上行信号射频链路实现2G射频信号下变频为中频信号，3G上行信号射频链路实现3G射频信号下变频为中频信号，设置2G上行本振模块和3G上行本振模块，使得上述两个中频信号同频或者占用不同的奈奎斯特区间的中心频点；(3)中频信号在2G+3G模数转换器A/D中进行模数转换后输出数据进入FPGA模块，在FPGA模块中实现下变频至零频信号和信号组帧；所述在FPGA模块中实现下变频至零频信号和信号组帧是输出数据分别发送到2G FPGA模块和3G FPGA模块实现下变频和信号组帧；对于另一种优化结构的FPGA模块是将输出数据直接连接到2G+3G FPGA模块中实现下变频和信号组帧；所述2G FPGA模块实现下变频和信号组帧是2G FPGA模块接收到2G+3G模数转换器A/D的上行数据之后，首先将各个载波数字下变频为零频信号，之后对每个载波的数据实现数字域抽取到2G信号的基带，之后把2G信号所有的载波基带信号按照串行的方式排列，与3G信号组帧；所述3G FPGA模块实现下变频和信号组帧是3G FPGA模块接收到2G+3G模数转换器A/D的上行数据之后，首先将各个载波数字下变频为零频信号，之后对每个载波的数据实现数字域抽取到3G信号的基带，之后把3G信号所有的载波基带信号按照串行的方式排列，并且通过2G FPGA模块和3GFPGA模块之间的信号通道将3G基带信号传到2G FPGA模块中；所述2G FPGA模块实现2G基带信号和3G基带信号的组帧，2G FPGA模块接收到 2G信号基带数据后首先将该基带数据加上2G帧头，同时将3G信号基带数据加上3G帧头， 进而打包成一个数据包；所述打包是将加上帧头的2G信号基带数据和加上帧头的3G信号基带数据按照 CPRI协议打包，将监控的控制命令和控制参数打包进去，以便实现与基站的控制参数的交换，打包后的数据包需实现串并转换，传输介质是光纤，光模块实现串行的电信号到光信号的转变，至此上行信号完成了信号从射频信号到光信号的转化过程。(4)对于发送信号通路，为了提高功放的效率，2G信号和3G信号都采用了 DPD (数字预失真)技术，首先，将切换单元打到2G射频反馈链路的一侧，实现2G信号的DPD系数的计算，然后将此系数保持，DPD系统按照此系数继续进行数字域失真的校正，反馈提供的功放的模型在短时间内不会有太大的变化，进而DPD的性能也不会受到影响；其次，将反馈通路的开关打到3G信号反馈通路的一侧，实现3G信号的DPD系数计算，然后将此系数保持， 开关再打到2G信号的一侧，如此往复实现信号的共用，对于2G发送通路，光模块的收到的光信号首先通过光模块转换为电信号，2G FPGA 模块实现将信号解析为2G+3G的基带信号，对于2G的下行信号来说，2G FPGA模块直接实现对基带信号的成型滤波、内插操作并且上变频为中频数字信号，2G FPGA模块内部实现DPD 功能后给到数模转换芯片，数模转换芯片实现数字中频到模拟中频的转换，进而给到2G射频下行链路进行上变频到2G的射频信号，2G的射频反馈通路主要反馈从功放输出的反馈信号，然后下变频为反馈中频信号，经过DPD反馈模数转换器A/D实现中频到数字中频的转换；对于3G发送通路，2G FPGA模块接收到的数据经过解帧后可以将3G的基带信号分离出来，之后通过2G FPGA模块和3G FPGA模块之间的数据线实现基带数据的传输给3GFPGA模块，3G FPGA模块直接实现对基带信号的成型滤波、内插操作并且上变频为中频数字信号，3G FPGA模块内部实现DPD功能后发送给数模转换芯片实现数字中频到模拟中频的转换，进而给到3G射频下行链路进行上变频到3G的射频信号，3G的射频反馈通路主要反馈从功放输出的反馈信号，然后下变频为反馈中频信号，经过DPD反馈模数转换器A/D实现中频到数字中频的转换；对于更优化的FPGA模块中，2G信号和3G信号的上变频都是在2G+3GFPGA模块中实现，而3G信号的DPD的实现在专用的模块中进行，这样避免了两个FPGA之间的基带数据交换，使得结构更为简化。本发明相对于现有技术具有如下的优点及效果1.节约了硬件成本。本来需要用两个收发信机完成的覆盖任务可以用一台2G+3G 收发信机完成，节约的方面在于PCB成本、机箱成本、器件成本(因为某些器件如反馈AD能够共用，电源能够共用)、铺设施工成本等。2.简化了铺设难度。用两台收发信机完成铺设造成了重复劳动，如果使用2G+3G 收发信机一台便可以实现，简化了信号覆盖的施工工作量。3.促进了 3G信号的覆盖推广。
图1是本发明一种同时覆盖2G和3G信号的收发信机的结构示意图；图2是本发明所述收发信机DPD集成的另一种实现方式的结构示意图；图3是本发明的2G信号和3G信号的组帧框图。
具体实施例方式下面结合实施例及附图对本发明作进一步详细的描述，但本发明的实施方式不限于此。实施例1图1和图2是一种同时覆盖2G和3G信号的收发信机的结构示意图，图2是图1 的更优化结构。所述收发信机具体包括光模块、FPGA模块、时钟恢复模块、时钟分发模块、DPD反馈模数转换器A/D、2G+3G 模数转换器A/D、监控部分、切换单元；2G DPD系数实现模块、2G数模转换器D/A、2G下行本振模块、2G上行本振模块、2G 下行射频链路、2G射频反馈链路、2G上行信号射频链路；3G DPD系数实现模块、3G数模转换器D/A、3G下行本振模块、3G上行本振模块、3G 下行射频链路、3G射频反馈链路、3G上行信号射频链路；所述FPGA模块分别与光模块、2G DPD系数实现模块以及3⑶PD系数实现模块相互连接，所述FPGA模块的输出端分别与时钟恢复模块、2G数模转换器D/A以及3G数模转换器 D/A相连接；所述时钟恢复模块的输出端分别与2G下行本振模块、2G上行本振模块、3G下行本振模块、3G上行本振模块以及时钟分发模块相连接；所述时钟分发模块的输出端分别与2G数模转换器D/A、3G数模转换器D/A、2G+3G
8模数转换器A/D、DPD反馈模数转换器A/D以及FPGA模块相连接；所述2G下行本振模块的输出端分别与2G下行射频链路和2G射频反馈链路相连接；所述2G上行本振模块的输出端与2G上行信号射频链路相连接；所述3G上行本振模块的输出端与3G上行信号射频链路相连接；所述3G下行本振模块的输出端分别与3G下行射频链路和3G射频反馈链路相连接；所述2G数模转换器D/A的输出端与2G下行射频链路相连接后进行2G射频信号输出；所述3G数模转换器D/A的输出端与3G下行射频链路相连接后进行3G射频信号输出；所述2G射频反馈链路和3G射频反馈链路的输出端都与切换单元相连接；所述切换单元的输出端与DPD反馈模数转换器A/D相连接；所述DPD反馈模数转换器A/D的输出端与FPGA模块相连接；所述2G上行信号射频链路和3G上行信号射频链路的输出端都与2G+3G模数转换器A/D相连接；所述2G+3G模数转换器A/D的输出端与FPGA模块相连接；所述的监控部分实现所有模块的上电配置和控制字的读写。所述2G+3G模数转换器A/D是一个高速的双通道AD芯片，采样速率为122. 88Mhz, 输出的数据为IQ数据，两个通道是完全分离的，且隔离度较高，能够胜任一个芯片完成两个通道的模数转换任务，转换后的数据速率为122. 88MHz。所述FPGA模块的结构包括相互连接的2G FPGA模块和3G FPGA模块，所述2G FPGA 模块分别与光模块、2GDPD系数实现模块相互连接，所述3GFPGA模块与3GDPD系数实现模块相互连接，所述2G FPGA模块的输出端分别与时钟恢复模块和2G数模转换器D/A相连接， 所述3G FPGA模块的输出端与3G数模转换器D/A相连接，所述2G FPGA模块和3G FPGA模块都与时钟分发模块、DPD反馈模数转换器A/D、2G+3G模数转换器A/D的输出端相连接。
所述FPGA模块的另一种优化结构包括2G+3G FPGA模块和3G DPD处理芯片，所述 2G+3G信号FPGA模块的输出端与3⑶PD处理芯片连接，所述2G+3G FPGA模块分别与光模块、2⑶PD系数实现模块相互连接，所述3⑶PD处理芯片与XDPD系数实现模块相互连接，所述2G+3G FPGA模块的输出端分别与时钟恢复模块和2G数模转换器D/A相连接，所述3GDPD 处理芯片的输出端与3G数模转换器D/A相连接，所述2G+3G FPGA模块和3⑶PD处理芯片都与时钟分发模块、DPD反馈模数转换器A/D的输出端相连接；所述2G+3G FPGA模块还与 2G+3G模数转换器A/D的输出端相连接。—种采用同时覆盖2G和3G信号的收发信机的信号处理方法，其具体步骤包括(1)系统上电后监控部分实现对时钟恢复模块、时钟分发模块、2G数模转换器D/ A、2G+3G模数转换器A/D、3G数模转换器D/A、2G上行本振模块、2G下行本振模块、3G下行本振模块和3G上行本振模块进行配置，所述配置总线为SPI总线；监控部分继续配置FPGA 模块、2⑶PD系数实现模块、3⑶PD系数实现模块、DPD反馈模数转换器A/D，所述配置总线为 UHPI总线；
(2)系统配置完成后，2G上行信号和3G上行信号分别通过2G上行信号射频链路和3G上行信号射频链路同时输入到系统中，2G上行信号射频链路实现2G射频信号下变频为中频信号，3G上行信号射频链路实现3G射频信号下变频为中频信号，设置2G上行本振模块和3G上行本振模块，使得上述两个中频信号同频或者占用不同的奈奎斯特区间的中心频点；(3)中频信号在2G+3G模数转换器A/D中进行模数转换后输出数据进入FPGA模块，在FPGA模块中实现下变频至零频信号和信号组帧；所述在FPGA模块中实现下变频至零频信号和信号组帧是输出数据分别发送到2G FPGA模块和3G FPGA模块实现下变频和信号组帧；对于另一种优化结构的FPGA模块是将输出数据直接连接到2G+3G FPGA模块中实现下变频和信号组帧；所述2G FPGA模块实现下变频和信号组帧是2G FPGA模块接收到2G+3G模数转换器A/D的上行数据之后，首先将各个载波数字下变频为零频信号，之后对每个载波的数据实现数字域抽取到2G信号的基带，之后把2G信号所有的载波基带信号按照串行的方式排列，与3G信号组帧；所述3G FPGA模块实现下变频和信号组帧是3G FPGA模块接收到2G+3G模数转换器A/D的上行数据之后，首先将各个载波数字下变频为零频信号，之后对每个载波的数据实现数字域抽取到3G信号的基带，之后把3G信号所有的载波基带信号按照串行的方式排列，并且通过2G FPGA模块和3GFPGA模块之间的信号通道将3G基带信号传到2G FPGA模块中；所述2G FPGA模块实现2G基带信号和3G基带信号的组帧，2G FPGA模块接收到 2G信号基带数据后首先将该数据加上2G帧头，同时将3G信号基带数据加上3G帧头，进而打包成一个数据包，如图3所示；所述打包是将加上帧头的2G和3G信号基带数据按照CPRI协议打包，将监控的控制命令和控制参数打包进去，以便实现与基站的控制参数的交换，打包后的数据包需实现串并转换，传输介质是光纤，光模块实现串行的电信号到光信号的转变，至此上行信号完成了信号从射频信号到光信号的转化过程。 (4)对于发送信号通路，为了提高功放的效率，2G信号和3G信号都采用了 DPD (数字预失真)技术，首先，将切换单元打到2G射频反馈通路的一侧，实现2G信号的DPD系数的计算，然后将此系数保持，DPD系统按照此系数继续进行数字域失真的校正，反馈提供的功放的模型在短时间内不会有太大的变化，进而DPD的性能也不会受到影响；其次，将反馈通路的开关打到3G信号反馈通路的一侧，实现3G信号的DPD系数计算，然后将此系数保持， 开关再打到2G信号的一侧，如此往复实现信号的共用， 对于2G发送通路，光口的收到的光信号首先通过光模块转换为电信号，2G FPGA 模块实现将信号解析为2G+3G的基带信号，对于2G的下行信号来说，2G FPGA模块直接实现对基带信号的成型滤波、内插操作并且上变频为中频数字信号，2G FPGA模块内部实现DPD 功能后给到数模转换芯片，数模转换芯片实现数字中频到模拟中频的转换，进而给到2G射频下行链路进行上变频到2G的射频信号，2G的射频反馈通路主要反馈从功放的输出的反馈信号，然后下变频为反馈中频信号，经过DPD反馈模数转换器A/D实现中频到数字中频的转换；
对于3G发送通路，2G FPGA模块接收到的数据经过解帧后可以将3G的基带信号分离出来，之后通过2G FPGA模块和3G FPGA模块之间的数据线实现基带数据的传输给3G FPGA模块，3G FPGA模块直接实现对基带信号的成型滤波、内插操作并且上变频为中频数字信号，3G FPGA模块内部实现DPD功能后发送给数模转换芯片实现数字中频到模拟中频的转换，进而给到3G射频下行链路进行上变频到3G的射频信号，3G的射频反馈通路主要反馈从功放输出的反馈信号，然后下变频为反馈中频信号，经过DPD反馈模数转换器A/D实现中频到数字中频的转换；对于更优化的FPGA模块中，2G信号和3G信号的上变频都是在2G+3GFPGA模块中实现，而3G的DPD实现在专用的模块中进行，这样避免了两个FPGA之间的基带数据交换， 使得结构更为简化。以上所述的本发明实施方式，并不构成对本发明保护范围的限定。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明的权利要求保护范围之内。
权利要求
1.一种同时覆盖2G和3G信号的收发信机，其特征在于，所述收发信机具体包括光模块、FPGA模块、时钟恢复模块、时钟分发模块、DPD反馈模数转换器A/D、2G+3G模数转换器A/D、监控部分、切换单元；2G DPD系数实现模块、2G数模转换器D/A、2G下行本振模块、2G上行本振模块、2G下行射频链路、2G射频反馈链路、2G上行信号射频链路；3G DPD系数实现模块、3G数模转换器D/A、3G下行本振模块、3G上行本振模块、3G下行射频链路、3G射频反馈链路、3G上行信号射频链路；所述FPGA模块分别与光模块、2G DPD系数实现模块以及3G DPD系数实现模块相互连接，所述FPGA模块的输出端分别与时钟恢复模块、2G数模转换器D/A以及3G数模转换器 D/A相连接；所述时钟恢复模块的输出端分别与2G下行本振模块、2G上行本振模块、3G下行本振模块、3G上行本振模块以及时钟分发模块相连接；所述时钟分发模块的输出端分别与2G数模转换器D/A、3G数模转换器D/A、2G+3G模数转换器A/D、DPD反馈模数转换器A/D以及FPGA模块相连接；所述2G下行本振模块的输出端分别与2G下行射频链路和2G射频反馈链路相连接； 所述2G上行本振模块的输出端与2G上行信号射频链路相连接； 所述3G上行本振模块的输出端与3G上行信号射频链路相连接； 所述3G下行本振模块的输出端分别与3G下行射频链路和3G射频反馈链路相连接； 所述2G数模转换器D/A的输出端与2G下行射频链路相连接后进行2G射频信号输出； 所述3G数模转换器D/A的输出端与3G下行射频链路相连接后进行3G射频信号输出； 所述2G射频反馈链路和3G射频反馈链路的输出端都与切换单元相连接； 所述切换单元的输出端与DPD反馈模数转换器A/D相连接； 所述DPD反馈模数转换器A/D的输出端与FPGA模块相连接； 所述2G上行信号射频链路和3G上行信号射频链路的输出端都与2G+3G模数转换器A/ D相连接；所述2G+3G模数转换器A/D的输出端与FPGA模块相连接； 所述的监控部分实现所有模块的上电配置和控制字的读写。
2.根据权利要求1所述的一种同时覆盖2G和3G信号的收发信机，其特征在于，所述 2G+3G模数转换器A/D是一个高速的双通道AD芯片，采样速率为IOOMHz以上，输出的数据为IQ数据，所述双通道是指两个完全分离的通道。
3.根据权利要求1所述的一种同时覆盖2G和3G信号的收发信机，其特征在于，所述 FPGA模块的结构包括相互连接的2G FPGA模块和3G FPGA模块，所述2G FPGA模块分别与光模块、2G DPD系数实现模块相互连接，所述3G FPGA模块与3G DPD系数实现模块相互连接，所述2G FPGA模块的输出端分别与时钟恢复模块和2G数模转换器D/A相连接，所述3G FPGA模块的输出端与3G数模转换器D/A相连接，所述2G FPGA模块和3G FPGA模块都与时钟分发模块、DPD反馈模数转换器A/D、2G+3G模数转换器A/D的输出端相连接。
4.根据权利要求1所述的一种同时覆盖2G和3G信号的收发信机，其特征在于，所述 FPGA模块的另一种优化结构包括2G+3G FPGA模块和3G DPD处理芯片，所述2G+3G FPGA模块的输出端与3G DPD处理芯片连接，所述2G+3G FPGA模块分别与光模块、2G DPD系数实现模块相互连接，所述XDPD处理芯片与3G DPD系数实现模块相互连接，所述2G+3G FPGA模块的输出端分别与时钟恢复模块和2G数模转换器D/A相连接，所述3G DPD处理芯片的输出端与3G数模转换器D/A相连接，所述2G+3G FPGA模块和3G DPD处理芯片都与时钟分发模块、DPD反馈模数转换器A/D的输出端相连接；所述2G+3G FPGA模块还与2G+3G模数转换器A/D的输出端相连接。
5.一种同时覆盖2G和3G信号的收发信机的信号处理方法，其特征在于，所述方法的具体步骤包括(1)系统上电后监控部分实现对时钟恢复模块、时钟分发模块、2G数模转换器D/A、 2G+3G模数转换器A/D、3G数模转换器D/A、2G上行本振模块、2G下行本振模块、3G下行本振模块和3G上行本振模块进行配置，所述配置的总线为SPI总线；监控部分继续配置FPGA 模块、2G DPD系数实现模块、3G DPD系数实现模块、DPD反馈模数转换器A/D，所述配置的总线为UHPI总线；(2)系统配置完成后，2G上行信号和3G上行信号分别通过2G上行信号射频链路和3G 上行信号射频链路同时输入到系统中，2G上行信号射频链路实现2G射频信号下变频为中频信号，3G上行信号射频链路实现3G射频信号下变频为中频信号，设置2G上行本振模块和 3G上行本振模块，使得上述两个中频信号同频或者占用不同的奈奎斯特区间的中心频点；(3)中频信号在2G+3G模数转换器A/D中进行模数转换后输出数据进入FPGA模块，在 FPGA模块中实现下变频至零频信号和信号组帧，并把信号组帧数据在FPGA模块中进行打包，实现串并转换，通过光纤传输到光模块实中现串行的电信号到光信号的转变，至此上行信号完成了信号从射频信号到光信号的转化过程；(4)对于发送信号通路，2G信号和3G信号都采用了DPD技术，首先，将反切换单元打到 2G射频反馈通路的一侧，实现2G信号的DPD系数的计算，然后将此系数保持，DPD系统按照此系数继续进行数字域失真的校正；其次，将反馈通路的开关打到3G信号反馈通路的一侧，实现3G信号的DPD系数计算，然后将此系数保持，开关再打到2G信号的一侧，如此往复实现信号的共用，对于2G发送通路，光模块收到的光信号首先通过光模块转换为电信号，2G FPGA模块实现将信号解析为2G+3G的基带信号，对于2G的下行信号来说，2G FPGA模块直接实现对基带信号的成型滤波、内插操作并且上变频为中频数字信号，2G FPGA模块内部实现DPD功能后给到数模转换芯片，数模转换芯片实现数字中频到模拟中频的转换，进而给到2G射频下行链路进行上变频到2G的射频信号，2G的射频反馈通路从功放输出的反馈信号，然后下变频为反馈中频信号，经过DPD反馈模数转换器A/D实现中频到数字中频的转换；对于3G发送通路，2G FPGA模块接收到的数据经过解帧后将3G的基带信号分离出来， 之后通过2G FPGA模块和3G FPGA模块之间的数据线实现基带数据的传输给3G FPGA模块，3G FPGA模块直接实现对基带信号的成型滤波、内插操作并且上变频为中频数字信号， 3G FPGA模块内部实现DPD功能后发送给数模转换芯片实现数字中频到模拟中频的转换， 进而给到3G射频下行链路进行上变频到3G的射频信号，3G的射频反馈通路从功放输出的反馈信号，然后下变频为反馈中频信号，经过DPD反馈模数转换器A/D实现中频到数字中频的转换。
6.根据权利要求5所述的一种同时覆盖2G和3G信号的收发信机的信号处理方法，其特征在于，所述在FPGA模块中实现下变频至零频信号和信号组帧是将输出数据分别发送到2G FPGA模块和3G FPGA模块实现下变频和信号组帧或者是将输出数据直接连接到 2G+3G FPGA模块中实现下变频和信号组帧。
7.根据权利要求6所述的一种同时覆盖2G和3G信号的收发信机的信号处理方法，其特征在于，所述2G FPGA模块实现下变频和信号组帧是2G FPGA模块接收到2G+3G模数转换器A/D的上行数据之后，首先将各个载波数字下变频为零频信号，之后对每个载波的数据实现数字域抽取到2G信号的基带，之后把2G信号所有的载波基带信号按照串行的方式排列，与3G信号组帧。
8.根据权利要求6所述的一种同时覆盖2G和3G信号的收发信机的信号处理方法，其特征在于，所述3G FPGA模块实现下变频和信号组帧是3G FPGA模块接收到2G+3G模数转换器A/D的上行数据之后，首先将各个载波数字下变频为零频信号，之后对每个载波的数据实现数字域抽取到3G信号的基带，之后把3G信号所有的载波基带信号按照串行的方式排列，并且通过2G FPGA模块和3G FPGA模块之间的信号通道将3G基带信号传到2G FPGA 模块中。
9.根据权利要求5所述的一种同时覆盖2G和3G信号的收发信机的信号处理方法，其特征在于，所述信号组帧是在2G FPGA模块实现2G基带信号和3G基带信号的组帧，2G FPGA 模块接收到2G信号基带数据后首先将该数据加上2G帧头，同时将3G信号基带数据加上3G 帧头，进而打包成一个数据包。
10.根据权利要求9所述的一种同时覆盖2G和3G信号的收发信机的信号处理方法，其特征在于，所述打包是将加上帧头的2G和3G信号基带数据按照CPRI协议打包，将监控的控制命令和控制参数打包进去。
全文摘要
本发明提供一种同时覆盖2G和3G信号的收发信机，该收发信机包括光模块、FPGA模块、时钟恢复模块、时钟分发模块、DPD反馈模数转换器、2G+3G模数转换器、监控部分、切换单元、2G DPD系数实现模块、2G数模转换器、2G下行本振模块、2G上行本振模块、2G下行射频链路、2G射频反馈链路、2G上行信号射频链路、3G DPD系数实现模块、3G数模转换器、3G下行本振模块、3G上行本振模块、3G下行射频链路、3G射频反馈链路、3G上行信号射频链路。本发明还提供一种同时覆盖2G和3G信号的收发信机的信号处理方法。本发明通过把2G和3G单一制式的收发信机集成为一种新型混合制式的收发信机，简化了覆盖方式，并且节约了成本。
文档编号H04B1/40GK102215045SQ20111014791
公开日2011年10月12日 申请日期2011年6月2日 优先权日2011年6月2日
发明者于吉涛, 李繁, 詹科麟, 龚贺 申请人:京信通信技术(广州)有限公司