专利名称：在高速系统级芯片电路中实现数据同步的装置的制作方法
技术领域：
本实用新型涉及微电子领域，尤其涉及一种在高速系统级芯片电路中实现数据同步的装置。
背景技术：
系统级芯片(System on Chip,以下简称S0C)电路通常包括数字模块和模拟模块，数字模块和模拟模块之间需要进行数据交换，模拟模块向数字模块发送数据或者数字模块向模拟模块发送数据。如图1所示，为现有技术中数字模块向模拟模块发送数据的工作框图，其中，Ck_dig为数字模块11的时钟，以下简称数字时钟；ck_ana为模拟模块12 的时钟，以下简称模拟时钟；数字时钟ck_dig与模拟时钟ck_ana的频率相等，不过通常情况下两者的相位不确定。在ck_dig的输出沿，数字模块11输出数据，在ck_ana的采样沿，模拟模块12对数据进行采样，通常情况下，数字模块11输出的数据有很大的时滞误差 (skew error)。如图2所示，为现有技术中数字模块输出的数据波形眼图，每个数据包括时滞误差区和有效区，其中，有效区的数据没有时滞误差，当模拟时钟ck_ana的采样沿(例如上升沿)位于数据的时滞误差区内时，数据可能会被错误采样；当模拟时钟ck_ana的采样沿位于数据的有效区内时，数据才会被正确采样。当数字模块向模拟模块发送数据时， 由于数字时钟和模拟时钟的相位不确定，因此当使用模拟时钟对数字模块发送的数据进行采样时，可能会出现采样错误。当时钟频率比较低时，数据的时滞误差区所占时钟周期的比例很小，模拟时钟出现采样错误的可能性很小，因此在很多应用中可以对该问题不做任何处理。然而随着时钟频率逐渐增大，数据的时滞误差区所占时钟周期的比例越来越大，模拟时钟出现采样错误的可能性也变大，当时钟频率变得很高时，例如400MSpS，数据的时滞误差区所占时钟周期的比例如此之大，以至于数据的有限区占时钟周期的比例很小，模拟时钟几乎很难对数据进行正确采样，从而很难实现模拟模块和数字模块的数据同步。为了保证模拟时钟正确采样，常见的解决办法是采用步进的方式调节模拟时钟或者数字时钟的延时，使得模拟时钟的采样沿处于数据的有效区内，从而保证采样正确。再参见图1，其中At为数字时钟的延时，At'为模拟时钟的延时，一般情况下，时钟延时的调节范围应该大于等于T，T为时钟周期。时钟的延时可以采用多种方法实现，例如通过增减时钟链路上逻辑门的数目，或者通过RC延时的方法。但是，调节时钟延时的方案存在如下问题该方法只能工作于SOC电路的时钟频率相对比较低的情况，此时数据的有效区所占时钟周期的比例还比较大，调节时钟的延时，总能找到正确采样的位置；然而，当时钟频率变得很高时，数据的时滞误差区所占时钟周期的比例很大，几乎占据了时钟周期的大部分的时候，很难调节时钟延时以保证数据被正确采样。
实用新型内容本实用新型提供一种在高速系统级芯片电路中实现数据同步的装置，用以实现在高速SOC电路中，当数字模块向模拟模块发送数据时，确保模拟模块对数据采样正确，从而实现数字模块和模拟模块的数据同步。本实用新型提供一种在高速系统级芯片电路中实现数据同步的装置，包括多路信号分离器，用于在数字模块中，将一路串行数据分离为N路并行数据；第一 N倍分频器，用于将所述数字模块的时钟进行N倍分频得到输出时钟；并行输出模块，用于根据所述输出时钟，将所述N路并行数据发送给模拟模块；数据同步模块，用于在所述模拟模块中，根据所述输出时钟和所述模拟模块的时钟得到采样时钟；并行接收模块，用于接收所述N路并行数据，根据所述采样时钟对所述N路并行数据进行采样，得到N路采样数据；多路信号合并器，用于根据所述模拟模块的时钟，将所述N路采样数据合并为一路串行数据；其中，所述N路并行数据的每路并行数据的每个数据包括M个有效区和N-M个无效区，每个无效区的时间长度与每个有效区的时间长度相等，每个数据在所述有效区内不存在时滞误差，N > 3，M > 1，所述采样时钟的频率与所述输出时钟的频率相同，所述采样时钟的采样沿位于每路并行数据的每个数据的有效区中。本实用新型还提供一种高速系统级芯片，包括数字模块和模拟模块，还包括在高速系统级芯片电路中实现数据同步的装置，所述装置包括多路信号分离器，用于在数字模块中，将一路串行数据分离为N路并行数据；第一 N倍分频器，用于将所述数字模块的时钟进行N倍分频得到输出时钟；并行输出模块，用于根据所述输出时钟，将所述N路并行数据发送给模拟模块；数据同步模块，用于在所述模拟模块中，根据所述输出时钟和所述模拟模块的时钟得到采样时钟；并行接收模块，用于接收所述N路并行数据，根据所述采样时钟对所述N路并行数据进行采样，得到N路采样数据；多路信号合并器，用于根据所述模拟模块的时钟，将所述N路采样数据合并为一路串行数据；其中，所述N路并行数据的每路并行数据的每个数据包括M个有效区和N-M个无效区，每个无效区的时间长度与每个有效区的时间长度相等，每个数据在所述有效区内不存在时滞误差，N > 3，M > 1，所述采样时钟的频率与所述输出时钟的频率相同，所述采样时钟的采样沿位于每路并行数据的每个数据的有效区中。在本实用新型中，数字模块采用多路信号分离器把一路串行数据分成了 N路并行数据，这样N路并行数据的速率降低为串行数据的速率的1/N，输出时钟的频率为数字模块的时钟的频率的1/N，从而在每路并行数据中，时滞误差的影响变的很小。在模拟模块中，采样时钟的频率为模拟模块的时钟的频率的1/N，使用采样时钟对数字模块发送的N路并行数据进行采样后，利用多路信号合并器把N路采样数据重新合并为一路数据，该路数据的速率与模拟模块的时钟的频率一致。采样时钟是通过输出时钟和模拟模块的时钟产生的， 并且采样时钟的采样沿位于每路并行数据的每个数据的有效区内，保证了模拟模块对数据采样正确，从而实现数字模块和模拟模块的数据同步。
图1为现有技术中数字模块向模拟模块发送数据的工作框图；图2为现有技术中数字模块输出的数据波形眼图；图3为本实用新型高速系统级芯片实施例的结构示意图；图4为本实用新型高速系统级芯片实施例的一个实例的结构示意图；图5为本实用新型高速系统级芯片实施例中图4所示结构示意图中各个信号的时序图；图6为本实用新型高速系统级芯片实施例中图4所示数据同步模块的一种实现电路示意图；图7为本实用新型高速系统级芯片实施例中图6所示示意图中各个信号的时序图。
具体实施方式
下面结合说明书附图和具体实施方式
对本实用新型作进一步的描述。如图3所示，为本实用新型高速系统级芯片实施例的结构示意图，可以包括数字模块11、模拟模块12和在高速系统级芯片电路中实现数据同步的装置13。其中，在高速系统级芯片电路中实现数据同步的装置13可以包括多路信号分离器(demultiplexer，以下简称DEMUX)131、第一 N倍分频器132、并行输出模块133、数据同步模块134、并行接收模块1；35和多路信号合并器(multiplexer，以下简称MUX) 136。DEMUX 131与第一 N倍分频器132连接，第一 N倍分频器132分别与并行输出模块133和数据同步模块134连接，数据同步模块134与并行接收模块135连接，MUX 136与并行接收模块135连接。在本实施例中，DEMUX 131用于在数字模块11中，将一路串行数据data分离为N 路并行数据data_Chl、data_Ch2、. . . data_ch N ；第一 N倍分频器132用于将数字模块的时钟ck_dig进行N倍分频得到输出时钟ck_div_dig ；并行输出模块133用于根据输出时钟 ck_div_dig，将N路并行数据data_chl、data_ch2、. . . data_ch N发送给模拟模块12 ；数据同步模块134用于在模拟模块12中，根据输出时钟ck_div_dig和模拟模块的时钟ck_ana 得到采样时钟ck_samp ；并行接收模块135用于接收N路并行数据，根据采样时钟ck_Samp 对N路并行数据进行采样，得到N路采样数据data_chl、data_ch2、. . . data_ch N ；MUX 136 用于根据模拟模块的时钟，将N路采样数据data_Chl、data_ch2, . . . data_ch N合并为一路串行数据。其中，N路并行数据data_Chl、data_ch2, . . . data_ch N的每路并行数据的每个数据包括M个有效区和N-M个无效区，每个无效区的时间长度与每个有效区的时间长度相等，每个数据在有效区内不存在时滞误差，每个数据在无效区内存在时滞误差，N ^ 3, M彡1，采样时钟ck_samp的频率与输出时钟ck_div_dig的频率相同，采样时钟ck_samp的采样沿位于每路并行数据的每个数据的有效区中。下面以N = 4，M = 2为例介绍本实施例。如图4所示，为本实用新型高速系统级芯片实施例的一个实例的结构示意图，在图3所示结构示意图的基础上，N = 4，M = 2，第一 N倍分频器132具体可以为第一 4倍分频器41。如图5所示，为本实用新型高速系统级芯片实施例中图4所示结构示意图中各个信号的时序图，需要说明的是数字模块的时钟ck_ dig、输出时钟ck_div_dig、模拟模块的时钟ck_ana、采样时钟ck_Samp统一采用上升沿，第一4倍分频器41在数字模块的时钟ck_dig的上升沿进行分频，并行输出模块133在输出时钟ck_div_dig的上升沿输出数据，并行接收模块135在采样时钟ck_Samp的上升沿进行采样。在图5中，给出了模拟模块的时钟ck_ana的相位相对于数字模块的时钟ck_dig的相位处于两种极端情况下的时序，这两种极端情况分别用“情况1”和“情况2”表示，对应的采样时钟ck_Samp的采样时序也用情况1，，和“情况2”表示，其中，“情况1，，指的是模拟模块的时钟ck_ana的相位稍微超前数字模块的时钟ck_dig的相位，“情况2”指的是模拟模块的时钟ck_ana的相位稍微落后数字模块的时钟ck_dig的相位。串行数据data的四个数据 dl、d2、d3 和 d4 经过 DEMUX 131 之后，分成四路数据 data_chl、data_ch2、data_ch3、 data_Ch4输出，dl d4同样可以被认为是四个不同的时间段，也就是说，四路数据data_ chl、data_ch2、data_ch3、data_ch4被划分为四个时间段，这四个时间段分别用dl、d2、d3 和d4表示，每个时间段的时间长度为T，T指的是数字模块的时钟ck_dig的周期，其中，时间段dl和d4为每路数据的无效区，时间段d2和d3为每路数据的有效区，在时间段dl和 d4中，数据存在时滞误差，在时间段d2和d3中，数据不存在时滞误差。数据同步模块134 通过对输出时钟ck_div_dig和模拟模块的时钟ck_ana的处理，使得采样时钟ck_Samp的采样沿(上升沿)始终处于时间段d2，而时间段d2为每个数据的有效区，这样就能保证采样正确。理论上，如果只有d2时间段为数据的有效区而其它时间段均为无效区的情况下， 数据仍然能被正常采样，即无效区的最大值为3T，因此SOC电路的时钟频率可以非常高。可选地，数据同步模块134还可以通过对输出时钟ck_div_dig和模拟模块的时钟 ck_ana的处理，使得采样时钟ck_Samp的采样沿(上升沿)始终处于时间段dl，而时间段 dl也是每路数据的有效区，这样也能保证采样正确。再参见图3，在本实施例中，数据同步模块134可以包括输出沿检测单元1341和第二 N倍分频器1342，输出沿检测电路1341与第一 N倍分频器132连接，第二 N倍分频器 1342分别与输出沿检测单元1341和并行接收模块135连接。其中，输出沿检测单元1341 用于根据模拟模块的时钟，检测输出时钟的输出沿，输出检测信号；第二N倍分频器1342用于对模拟模块的时钟进行N倍分频处理，检测信号控制N倍分频处理，使得N倍分频处理输出采样时钟。下面以N = 4，M = 2为例介绍数据同步模块，再参见图4，再图3所示结构示意图的基础上，第二 N倍分频器1342具体可以为第二 4倍分频器42，如图6所示，为本实用新型高速系统级芯片实施例中图4所示数据同步模块的一种实现电路示意图，如图7所示，为本实用新型高速系统级芯片实施例中图6所示示意图中各个信号的时序图，其中，输出时钟 ck_div_dig的输出沿为上升沿，采样时钟ck_Samp的采样沿为上升沿，初始状态下，输出时钟ck_div_dig为低电平，输出沿检测单元1341输出的检测信号synC_pulse为高电平，当输出时钟ck_div_dig变成高电平以后，输出沿检测单元1341输出的检测信号synC_pulse 变为低电平，即输出沿检测单元1341检测到输出时钟ck_div_dig的上升沿后，产生一个低电平脉冲。输出沿检测单元1341产生的低电平脉冲会对第二 N倍分频器1342进行重置， 使第二 4倍分频器42在模拟模块的时钟ck_ana的下一个周期重新开始计数，第二 4倍分频器42输出的采样时钟ck_Samp为低电平，在模拟模块的时钟ck_ana的再下一个周期，第
二4倍分频器42输出的采样时钟ck_Samp产生上升沿，该上升沿处于每路数据data_Chi 的时间段d2内，时间段d2为数据data_Chi的有效区，i为1_N之间的任一自然数。[0036]在本实施例中，数字模块11采用DEMUX 131把一路串行数据分成了 N路并行数据，这样N路并行数据的速率降低为串行数据的速率的1/N，输出时钟ck_div_dig的频率为数字模块11的时钟ck_dig的频率的1/N，从而在每路并行数据中，时滞误差的影响变的很小。在模拟模块12中，采样时钟ck_Samp的频率为模拟模块的时钟ck_ana的频率的1/N， 使用采样时钟ck_samp对数字模块11发送的N路并行数据进行采样后，利用MUX 136把N 路采样数据重新合并为一路数据，该路数据的速率与模拟模块12的时钟ck_ana的频率一致。采样时钟ck_Samp是通过数据同步模块134产生的，该模块利用了输出时钟ck_div_ dig和模拟模块12的时钟ck_ana，并且采样时钟ck_Samp的采样沿位于每路并行数据的每个数据的有效区内，保证了模拟模块12对数据采样正确，从而实现数字模块11和模拟模块 12的数据同步。另外，本实施例没有采用任何延时电路单元，同时数据同步模块134根据输出时钟ck_div_dig和模拟模块的时钟ck_ana得到采样时钟ck_Samp，因此模拟模块12和数字模块11的其他电路的时序几乎不受影响。最后应说明的是以上实施例仅用以说明本实用新型的技术方案而非限制，尽管参照较佳实施例对本实用新型进行了详细说明，本领域的普通技术人员应当理解，可以对本实用新型的技术方案进行修改或者等同替换，而不脱离本实用新型技术方案的精神和范围。
权利要求1.一种在高速系统级芯片电路中实现数据同步的装置，其特征在于，包括 多路信号分离器，用于在数字模块中，将一路串行数据分离为N路并行数据； 第一 N倍分频器，用于将所述数字模块的时钟进行N倍分频得到输出时钟； 并行输出模块，用于根据所述输出时钟，将所述N路并行数据发送给模拟模块；数据同步模块，用于在所述模拟模块中，根据所述输出时钟和所述模拟模块的时钟得到采样时钟；并行接收模块，用于接收所述N路并行数据，根据所述采样时钟对所述N路并行数据进行采样，得到N路采样数据；多路信号合并器，用于根据所述模拟模块的时钟，将所述N路采样数据合并为一路串行数据；其中，所述N路并行数据的每路并行数据的每个数据包括M个有效区和N-M个无效区， 每个无效区的时间长度与每个有效区的时间长度相等，每个数据在所述有效区内不存在时滞误差，N >3，M> 1，所述采样时钟的频率与所述输出时钟的频率相同，所述采样时钟的采样沿位于每路并行数据的每个数据的有效区中。
2.根据权利要求1所述的装置，其特征在于，所述数据同步模块包括输出沿检测单元，用于根据所述模拟模块的时钟，检测所述输出时钟的输出沿，输出检测信号；第二 N倍分频器，用于对所述模拟模块的时钟进行N倍分频处理，所述检测信号控制所述N倍分频处理，使得所述N倍分频处理输出所述采样时钟。
3.根据权利要求1或2所述的装置，其特征在于，N= 4，M = 2。
4.一种高速系统级芯片，包括数字模块和模拟模块，其特征在于，还包括在高速系统级芯片电路中实现数据同步的装置，所述装置包括多路信号分离器，用于在数字模块中，将一路串行数据分离为N路并行数据； 第一 N倍分频器，用于将所述数字模块的时钟进行N倍分频得到输出时钟； 并行输出模块，用于根据所述输出时钟，将所述N路并行数据发送给模拟模块； 数据同步模块，用于在所述模拟模块中，根据所述输出时钟和所述模拟模块的时钟得到采样时钟；并行接收模块，用于接收所述N路并行数据，根据所述采样时钟对所述N路并行数据进行采样，得到N路采样数据；多路信号合并器，用于根据所述模拟模块的时钟，将所述N路采样数据合并为一路串行数据；其中，所述N路并行数据的每路并行数据的每个数据包括M个有效区和N-M个无效区， 每个无效区的时间长度与每个有效区的时间长度相等，每个数据在所述有效区内不存在时滞误差，N >3，M> 1，所述采样时钟的频率与所述输出时钟的频率相同，所述采样时钟的采样沿位于每路并行数据的每个数据的有效区中。
5.根据权利要求4所述的高速系统级芯片，其特征在于，所述数据同步模块包括 输出沿检测单元，用于根据所述模拟模块的时钟，检测所述输出时钟的输出沿，输出检测信号；第二 N倍分频器，用于对所述模拟模块的时钟进行N倍分频处理，所述检测信号控制所述N倍分频处理，使得所述N倍分频处理输出所述采样时钟。
6.根据权利要求4或5所述的高速系统级芯片，其特征在于，N = 4，M = 2。
专利摘要本实用新型涉及一种在高速系统级芯片电路中实现数据同步的装置。该装置包括多路信号分离器，用于在数字模块中，将一路串行数据分离为N路并行数据；第一N倍分频器，用于将数字模块的时钟进行N倍分频得到输出时钟；并行输出模块，用于根据输出时钟，将N路并行数据发送给模拟模块；数据同步模块，用于在模拟模块中，根据输出时钟和模拟模块的时钟得到采样时钟；并行接收模块，用于接收N路并行数据，根据采样时钟对N路并行数据进行采样，得到N路采样数据；多路信号合并器，用于根据模拟模块的时钟，将N路采样数据合并为一路串行数据。本实用新型可以实现在高速SOC电路中数字模块和模拟模块的数据同步。
文档编号H04L7/033GK202197290SQ201120313650
公开日2012年4月18日 申请日期2011年8月25日 优先权日2011年8月25日
发明者刘兴强, 刘忠志, 张弛 申请人:北京昆腾微电子有限公司