专利名称：发送端iq调制信号自适应同步对齐的系统及方法
技术领域：
本发明涉及通信系统中的实时发送领域，特别是涉及ー种发送端IQ调制信号自适应同步对齐的系统及方法。
背景技术：
在基于通信系统的实时发送系统中，当使用高速收发设备，例如FPGA (Field-Programmable Gate Array,现场可编程门阵列)、或 ASIC (ApplicationSpecific Integrated Circuit,专用集成电路)芯片，来发送I路和Q路基带数据时，由于高速收发通道的内部结构原因，例如，FPGA的transceiver不同的通道用的不同的PLL(Phase Locked Loop，锁相回路或锁相环)，而通道间在缺乏有效的对齐机制时，可能会 出现发送的两路数据不对齐，前后错位N(N为正整数)个bit的现象，造成接收端数据解调错误。对于此种现象的检测和调整，一般需用专用的检测设备，例如示波器等辅助工具，不仅纠错效率低下，而且成本较高。
发明内容
本发明的目的是为了克服上述背景技术的不足，提供一种发送端IQ调制信号自适应同步对齐的系统及方法，能自动检测系统发送端的IQ两路数据是否同步对齐，当检测到两路数据有bit错位的情况发生吋，能自动调整其中一路数据发送的相对位置，使得两路数据最终达到对齐的状态。本发明提供的发送端IQ调制信号自适应同步对齐的系统，包括第一数据选择器、第一高速发送通道、第二数据选择器、自适应移位调整模块、第二高速发送通道、合路器、高速接收通道和误码检测模块，第一数据选择器与第一高速发送通道相连，第二数据选择器通过自适应移位调整模块与第二高速发送通道相连，第一数据选择器和第二数据选择器均用于接收调制数据、测试码数据和测试使能信号，并通过测试使能信号的电平来选择输出调制数据还是测试码数据，第一高速发送通道和第二高速发送通道组成两个差分通道，IQ两路调制数据或者测试码数据经过数据选择器输入两个高速发送通道；系统启动后首先设置测试使能信号，选择测试码数据作为数据源，输入给I路的数据直接进入第一高速发送通道将并行数据转换为高速串行差分信号输出，输入给Q路的数据经过自适应移位调整模块，依据反馈的错误指示信号对数据流进行移位，再送入第二高速发送通道转换为高速串行差分信号输出；两路差分信号的正端输出作为调制信号输入IQ调制器，两路差分信号的负端经合路器相加后还回给系统的高速接收通道，高速接收通道将串行数据转换为并行数据后送入误码检测模块；误码检测模块对经合路器相加后还回给系统高速接收通道的接收数据进行测试码的误码检测，若发现误码，则表示发送的两路IQ数据未对齐，检测电路产生错误指示信号，并启动自适应移位调整模块对进入Q路的数据依次进行-N到N位范围的移位，N为正整数，直至错误指示信号失效，移位停止，实现移位后的Q路数据与I路数据对齐，对齐后切换测试使能信号的电平，选择输入调制数据作为数据源。
在上述技术方案中，所述高速接收通道为FPGA的高速发送或者接收端ロ。在上述技术方案中，所述高速接收通道为专用ASIC芯片的高速发送或者接收端□。本发明还提供一种基于上述系统的发送端IQ调制信号自适应同步对齐的方法，包括以下步骤:A、切换测试使能信号的电平，选择输入测试码数据作为数据源，采用预定的循环码序列作为IQ两路调制数据的测试码数据，将相同的测试码数据通过高速发送端ロ分别发送到两个差分通道上，然后将这两路差分信号的负端ロ输出使用合路器相加，将相加后的数据还回输入给高速接收通道；而差分信号的正端ロ输出则作为调制信号直接输入IQ调制器；B、对经合路器相加后还回给系统高速接收通道的接收数据进 行测试码的误码检测，若发现误码，则表示发送的两路IQ数据未对齐，检测电路产生错误指示信号，并启动自适应移位调整模块对进入Q路的数据依次进行-N到N位范围的移位，N为正整数，直至错误指示信号失效，移位停止，实现移位后的Q路数据与I路数据对齐，对齐后切换测试使能信号的电平，选择输入调制数据作为数据源。在上述技术方案中，步骤A中所述预定的循环码序列为伪随机码序列、循环递增序列或者循环递减序列。在上述技术方案中，步骤B中所述自适应移位调整模块对数据进行移位的步骤如下按照启动后先左移I位，仍有误码则右移I位，仍有误码则左移2位，仍有误码则右移2位的规律工作，累加位数直至找到两路输出数据对齐的位置，检测到无误码吋，自适应移位调整模块停止工作。与现有技术相比，本发明的优点如下(I)本发明能脱离示波器等辅助工具，自动检测系统发送端的IQ两路数据是否同步对齐，当检测到两路数据有bit错位的情况发生吋，能自动调整其中一路数据发送的相对位置，使得两路数据最终达到对齐的状态。(2)由于本发明在脱离示波器等辅助工具的基础上实现IQ两路数据的自动检测及自动调整，明显提高了系统的纠错效率。(3)本发明无需采用示波器等专用的检测设备作为辅助工具，明显降低了系统成本。
图I是本发明实施例中IQ调制信号发送同步检测的系统框图；图2是发送相同的测试码时IQ两路bit对齐的波形图。图3是IQ两路信号对齐时经过合路器相加后的波形图。图4是发送相同的测试码时IQ两路bit错位的波形图。图5是IQ两路信号错位时经过合路器相加后的波形图。
具体实施例方式下面结合附图及具体实施例对本发明作进ー步的详细描述。參见图I所示，本发明实施例中，发送端IQ调制信号自适应同步对齐的系统，包括第一数据选择器、第一高速发送通道、第二数据选择器、自适应移位调整模块、第二高速发送通道、合路器、高速接收通道和误码检测模块，第一数据选择器与第一高速发送通道相连，第二数据选择器通过自适应移位调整模块与第二高速发送通道相连，第一数据选择器和第二数据选择器均用于接收调制数据、测试码数据和测试使能信号，并通过测试使能信号的电平来选择输出调制数据还是测试码数据，IQ两路调制数据或者测试码数据经过数据选择器输入两个高速发送通道，第一高速发送通道和第二高速发送通道组成两个差分通道。系统启动后首先设置测试使能信号，选择测试码数据作为数据源，输入给I路的数据直接进入第一高速发送通道将并行数据转换为高速串行差分信号输出，输入给Q路的数据经过自适应移位调整模块，依据反馈的错误指示信号对数据流进行移位，再送入第二高速发送通道转换为高速串行差分信号输出。然后将这两路差分信号的负端ロ(N端)输出使用合路器相加，将相加后的数据还回输入给高速接收通道；而两路差分信号的正端ロ(P端)输出则作为调制信号直接输入IQ调制器；高速接收通道将串行数据转换为并行数据后送入误码检测模块，误码检测模块对接收数据进行测试码的误码检测，利用同步对齐的两路串行数据经合路器相加后数据不变这ー特点，若发现误码，则表示发送的两路IQ数据未对齐，检测电路产生错误指示信号，点亮LED指示灯，并启动自适应移位调整模块对进入 Q路的数据依次进行-N到N位范围的移位，N为正整数，按照启动后先左移I位，仍有误码则右移I位，仍有误码则左移2位，仍有误码则右移2位的规律工作，累加位数直至找到两路输出数据对齐的位置，错误指示信号失效，移位停止，即检测到无误码时，实现移位后的Q路数据与I路数据对齐，自适应移位调整模块停止工作，然后切换测试使能信号的电平，选择输入调制数据作为数据源。在上述系统的基础上，本发明实施例还提供一种发送端IQ调制信号自适应同步对齐的方法，包括以下步骤A、切换测试使能信号的电平，选择输入测试码数据作为数据源，采用预定的循环码序列，作为IQ两路调制数据的测试码数据，例如，伪随机码序列、循环递增序列、循环递减序列或某种其它具有固定规则的码序列，只需在发送和接收端约定好，任何有规律的数据序列均可用以检测误码。将相同的测试码数据通过高速发送端ロ分别发送到两个差分通道上，然后将这两路差分信号的负端ロ(N端)输出使用合路器相加，将相加后的数据还回输入给高速接收通道；而差分信号的正端ロ(P端)输出则作为调制信号直接输入IQ调制器；高速接收通道将串行数据转换为并行数据后送入误码检测模块。B、利用同步对齐的两路串行数据经合路器相加后数据不变这ー特点，误码检测模块对经合路器相加后还回给系统高速接收通道的接收数据进行测试码的误码检测。若发现误码，说明发送的两路IQ数据未对齐，检测电路产生错误指示信号，并启动自适应移位调整模块对进入Q路的数据依次进行-N到N(N为正整数)位范围的移位按照启动后先左移I位，仍有误码则右移I位，仍有误码则左移2位，仍有误码则右移2位的规律工作，累加位数直至找到两路输出数据对齐的位置，检测到无误码时，移位后的Q路数据与I路数据对齐，此时错误指示信号失效，移位停止，自适应移位调整模块停止工作，然后切换测试使能信号的电平，选择输入调制数据作为数据源。本发明实施例的工作流程如下系统上电、复位后，首先将测试使能信号输入管脚置高，选择测试模式，即将特定的测试码序列作为的输入数据。若IQ两路数据完全同步对齐，其波形參见图2所示，则误码检测模块接收到正确的测试码数据，其波形參见图3所示，LED误码指示灯灭。此时可直接切换测试使能信号输入管脚为低电平，发送正常的IQ两路数据给IQ调制器。若出现IQ两路不对齐的情况，其波形參见图4所示，则误码检测模块接收到错误的测试码数据，其波形參见图5所示，LED误码指示灯亮，此时等待系统自动对数据位置进行调整，直至LED指示灯熄灭，IQ两路数据达到对齐，再切换测试使能输入管脚为低电平，发送正常数据输入给IQ调制器。显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精 神和范围，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明包含这些改动和变型在内。本说明书中未作详细描述的内容属于本领域专业技术人员公知的现有技木。
权利要求
1.一种发送端IQ调制信号自适应同步对齐的系统，其特征在于包括第一数据选择器、第一高速发送通道、第二数据选择器、自适应移位调整模块、第二高速发送通道、合路器、高速接收通道和误码检测模块，第一数据选择器与第一高速发送通道相连，第二数据选择器通过自适应移位调整模块与第二高速发送通道相连，第一数据选择器和第二数据选择器均用于接收调制数据、测试码数据和测试使能信号，并通过测试使能信号的电平来选择输出调制数据还是测试码数据，第一高速发送通道和第二高速发送通道组成两个差分通道；IQ两路调制数据或者测试码数据经过数据选择器输入两个高速发送通道；系统启动后首先设置测试使能信号，选择测试码数据作为数据源，输入给I路的数据直接进入第一高速发送通道将并行数据转换为高速串行差分信号输出，输入给Q路的数据经过自适应移位调整模块，依据反馈的错误指示信号对数据流进行移位，再送入第二高速发送通道转换为高速串行差分信号输出；两路差分信号的正端输出作为调制信号输入IQ调制器，两路差分信号的负端经合路器相加后还回给系统的高速接收通道，高速接收通道将串行数据转换为并行数据后送入误码检测模块；误码检测模块对经合路器相加后还回给系统高速接收通道的接收数据进行测试码的误码检测，若发现误码，则表示发送的两路IQ数据未对齐，检测电路产生错误指示信号，并启动自适应移位调整模块对进入Q路的数据依次进行-N到N位 范围的移位，此处N为正整数，直至错误指示信号失效，移位停止，实现移位后的Q路数据与I路数据对齐，对齐后切换测试使能信号的电平，选择输入调制数据作为数据源。
2.基于权利要求I所述系统的发送端IQ调制信号自适应同步对齐的系统，其特征在于所述高速接收通道为FPGA的高速发送或者接收端ロ。
3.基于权利要求I所述系统的发送端IQ调制信号自适应同步对齐的系统，其特征在于所述高速接收通道为专用ASIC芯片的高速发送或者接收端ロ。
4.基于权利要求I或2或3所述系统的发送端IQ调制信号自适应同步对齐的方法，其特征在于，包括以下步骤 A、切换测试使能信号的电平，选择输入测试码数据作为数据源，采用预定的循环码序列作为IQ两路调制数据的测试码数据，将相同的测试码数据通过高速发送端ロ分别发送到两个差分通道上，然后将这两路差分信号的负端ロ输出使用合路器相加，将相加后的数据还回输入给高速接收通道；而差分信号的正端ロ输出则作为调制信号直接输入IQ调制器； B、对经合路器相加后还回给系统高速接收通道的接收数据进行测试码的误码检测，若发现误码，则表示发送的两路IQ数据未对齐，检测电路产生错误指示信号，并启动自适应移位调整模块对进入Q路的数据依次进行-N到N位范围的移位，N为正整数，直至错误指示信号失效，移位停止，实现移位后的Q路数据与I路数据对齐，对齐后切换测试使能信号的电平，选择输入调制数据作为数据源。
5.如权利要求4所述的发送端IQ调制信号自适应同步对齐的方法，其特征在于步骤A中所述预定的循环码序列为伪随机码序列、循环递增序列或者循环递减序列。
6.如权利要求4或5所述的发送端IQ调制信号自适应同步对齐的方法，其特征在于步骤B中所述自适应移位调整模块对数据进行移位的步骤如下按照启动后先左移I位，仍有误码则右移I位，仍有误码则左移2位，仍有误码则右移2位的规律工作，累加位数直至找到两路输出数据对齐的位置，检测到无误码吋，自适应移位调整模块停止工作。
全文摘要
本发明公开了一种发送端IQ调制信号自适应同步对齐的系统及方法，涉及通信系统的实时发送领域，该方法的步骤将相同的测试码数据通过高速发送端口发送到两个差分通道上，将两路差分信号的负端口输出使用合路器相加，相加后的数据还回输入给高速接收通道；差分信号的正端口输出则作为调制信号输入IQ调制器；对环回的接收数据进行误码检测，若发现误码，产生错误指示信号，对进入Q路的数据依次进行-N到N位范围的移位，直至错误指示信号失效。本发明能自动检测系统发送端的IQ两路数据是否同步对齐，当检测到两路数据有bit错位的情况发生时，能自动调整其中一路数据发送的相对位置，使两路数据对齐。
文档编号H04L27/20GK102833203SQ20121029475
公开日2012年12月19日 申请日期2012年8月20日 优先权日2012年8月20日
发明者李婕, 杨奇, 曾韬, 潘勇, 肖潇 申请人:武汉邮电科学研究院