专利名称：一种16:66路信号变换及并行同步检测方法
技术领域：
本发明涉及通信技术领域，特别涉及一种16:66路信号变换及并行同步检测方法。
背景技术：
随着高宽带业务的出现，用户对于接入带宽的需求逐渐增加，推动了传统PON技术向下一代PON技术的发展。IOG EPON是一种能提供lOGb/s超大带宽的无源光网络。它基于万兆以太网技术和无源光网络技术，采用点到多点的逻辑拓扑结构，通过单纤双向的光纤作为传输媒质，实现了局端和用户端的超宽带光纤接入。从2005年开始，IEEE开始进行IOG EPON技术的研究和标准化工作，并取得突破进展；2009年9月，标准正式发布(标准号为IEEE802. 3av)。万兆以太网物理层IOG BASE-RPHY包括物理编码子层(PCS)、物理媒质连接子层(PMA)、物理媒质相关子层(PMD)。电路实现时，PCS层又分成了发送电路和接收电路。按照协议IEEE802. 3ae标准，PCS层发送电路分为空闲块删除(Idle Deletion)、64B/66B 编码电路(Encode)、扰码(Scramble)、FEC 编码器(FEC Encoder)和变速箱(Gearbox)模块。解码过程是编码过程的逆过程，电路实现上分为同步(Synchronizer)、FEC解码器(FEC Decoder)、解扰器(Descrambler)、64B/66B解码电路(Decode)和空闲块插入(Idle Insertion)模块。在10G EPON发送端PCS层，Gearbox模块将编码之后的66bit宽度数据变换为16bit宽度数据，通过16bit宽度的XSBI接口传递给PMA层；在接收端是一个相反的过程，16bit宽度数据通过XSBI接口传递给PCS层，通过16:66bit速率变换和高速同步检测，得到66bit宽度的有效数据进入FEC解码模块，然后进入后续的处理过程。PCS层要求对速率进`行高速匹配操作，即将16路644. 53Mbit/s的数据变为66路156. 25Mbit/s的输出信号，并且要对66路的数据进行高速同步。具体电路的设计可以基于FPGA来实现，标准中并没有规定使用的器件类型。
发明内容
(一)要解决的技术问题本发明要解决的技术问题是如何提供一种16:66路信号变换及并行同步检测方法，以解决硬件高频时钟电路的不稳定以及时钟漂移等不确定因素造成的收发器输出数据时序上的不同步的问题。(二)技术方案为解决上述技术问题，本发明提供了一种16:66路信号变换及并行同步检测方法，其特征是，该方法包括以下步骤S1:将发送端发送的16路信号经接收端转换为同步的32路信号；S2 :将32路信号转换为66路信号。所述步骤SI具体为
Sll :将发送端发送的16路信号发送到接收端的16个收发器中；S12 :将所述16个收发器输出的数据进行缓存和移位操作；S13 :检测所述缓存和移位操作后的16路信号中的主通道同步序列，通过所述同步序列找到主通道和从通道，标记所述主通道的有效指示信号和主通道有效信号时刻，根据所述主通道的有效指示信号将主通道的有效数据进行缓存；S14:通过所述主通道的有效指示信号检测从通道同步序列，进而得到从通道的有效指示信号和从通道有效信号时刻，根据所述从通道的有效指示信号将从通道的有效信号进行缓存，标记所述主通道有效信号时刻和所述从通道有效信号时刻之间的时间段为主从周期；S15:根据所述主从周期对主通道的有效信号和从通道的有效信号进行排序，得到同步后的有效彳目号序列；S16 :接收端每个周期输出2个bit的有效信号序列，实现16路信号转换为同步的32路信号。所述缓存和移位操作具体为每个所述收发器每个周期向16个缓存器分别输出2个bit信号，所述缓存器每个周期整体向右移动2个bit。所述缓存器的容量为50bit。所述发送端发送的16路信号的速度为644. 53Mbit/s。所 述收发器的线速度为5. 15625Gbit/s。(三)有益效果本发明通过主通道同步序列和从通道同步序列分别对主通道的有效信号和从通道的有效信号进行定位，从而确定了信号的有效数据的起始通道，并按照主从周期对主通道有效信号和从通道有效信号进行排序，使得在接收端的信号和发送端发送的信号达到了完全同步，避免了由于硬件高频时钟电路的不稳定及时钟漂移造成的信号不同步；实现了16:66路信号的快速同步变换。
图1是16:66路变换整体的结构图；图2是32:66路变换过程图；图3是将收发器输出数据进行缓存移位图；图4是检测到主通道以及各从通道检测到sync2的指示信号变化图；图5是各个收发器输出有效数据锁定图。
具体实施例方式下面结合附图和实施例，对本发明的具体实施方式
作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。为了解决硬件高频时钟电路的不稳定以及时钟漂移等不确定因素造成的16个收发器输出数据时序上的不同步、有效数据起始位置进入到哪个收发器的不确定性以及每个收发器输出数据起始位置的不确定性的问题，本发明提供了利用收发器对接收数据进行八倍采样处理，利用RX端的1:16路串并变换功能，以及给主通道和从通道设置不同的同步头并独立检测，最后利用FIFO进行32:66路变换这样一个整体的方案。本发明的步骤为S1:将发送端发送的16路信号经接收端转换为同步的32路信号；发送端发送的16路信号的速度为644. 53Mbit/s ;收发器的线速度为5. 15625Gbit/s ；Sll :将发送端发送的16路信号发送到接收端的16个收发器中；S12 :将所述16个收发器输出的数据进行缓存和移位操作；每个所述收发器每个周期向16个缓存器分别输出2个bit信号，所述缓存器每个周期整体向右移动2个bit ;所述缓存器的容量为50bit ；S13 :检测所述缓存和移位操作后的16路信号中的主通道同步序列，通过所述同步序列找到主通道和从通道，标记所述主通道的有效指示信号和主通道有效信号时刻，根据所述主通道的有效指示信号将主通道的有效数据进行缓存；S14:通过所述主通道的有效指示信号检测从通道同步序列，进而得到从通道的有效指示信号和从通道有效信号时刻，根据所述从通道的有效指示信号将从通道的有效信号进行缓存，标记所述主通道有效信号时刻和所述从通道有效信号时刻之间的时间段为主从周期；S15 :根据所述主从周期对主通道的有效信号和从通道的有效信号进行排序，得到同步后的有效彳目号序列；S16 :接收端每个周期输出2个bit的有效信号序列，实现16路信号转换为同步的32路信号；
S2 :将32路信号转换为66路信号。本发明的一个实施例如下利用Xilinx 公司 Virtex5 系列 XC5VFX100T 中有 16 个 GTXtransceiver,每个收发器能够支持的速率高达6. 5Gbit/s，通过合理的设计来实现本发明。一、16:66路高速变速箱设计可以将gearbox的设计分为两步,第一进行16:32路变换,采用的是收发器1:16路串并变换功能；第二 进行32:66路变换，采用FIFO进行乒乓操作。见图1。首先，从发送端发送的数据是16路644. 53Mbit/s的信号，在接收端，将这16路信号分别连接到16个收发器上，设置每个收发器的线速率为5. 15625Gbit/s，并且每个收发器进行1:16路变换。收发器对输入的数据进行八倍采样，原来的‘ I’变为“ 11111111”，‘ O ’变为“00000000”。因此，对于串并变换之后的16路数据，应该每八个bit取一位(比如图1中所示的第2位和第10位)，并按高低顺序排列转换成32路信号。1:16路变换是收发器的功能，Virtex5XC5VFX100T中有16个收发器，每个收发器有RX端和TX端，其中RX端有串并变换的功能，可以进行1:8、1:16、1:32变换；RX端有并串变换的功能，可以进行8:1、16:1、32:1变换。在此采用RX的1:16路变换功能。从发送端发送的数据是16路644. 53Mbit/s的信号，单个收发器接口速率设置为5. 15625Gbit/s，相当于对接收信号的每一个比特采样了 8次。每一个收发器都进行1:16路变换，即每个收发器接收2bit的数据就会输出16bit的数据，在没有无效数据‘0’输出的前提下，这16bit的数据前8位是一样的，是对接收数据第一个bit的八次重复，后8位也是一样的，是对接收数据第二个bit的八次重复。在接收端接收的16路数据是有闻低顺序的,所谓闻低顺序是指闻低位,在一路串行数据中，先发送的数据是高位，后发送的数据是低位。lOGbit/s的串行数据由Serdes(串行器/解串器)按照高低位顺序变换成16路644. 53Mbit/s的数据，分别进入16个收发器，比如先发送的第I个bit进入到了第二个收发器，那么紧接着的第2个bit进入第三个收发器，依次类推，第16个bit进入第一个收发器，第17个bit进入第二个收发器，第18个bit进入第三个收发器，第32个bit进入第一个收发器，循环往复。上个问题说到，每个收发器输出16bit，实际上含有2个bit的接收数据，因为每8位是重复的，16个收发器共输出16*16bit数据，实际上含有16*16/8=32个接收数据。而这32bit的数据是由高低位的，按照上面的例子，第二个收发器输出的16bit数据，前8位代表一个相同的bit，是最高位，第三个收发器输出的16bit数据，前8位代表一个相同的bit，是第二位，依次类推，第二个收发器输出的16bit数据，后8位代表一个相同的bit，是第17位，第一个收发器输出的16bit数据，后8位代表一个相同的bit，是第32位，因此按高地位顺序组成了 32bit的数据，速率为 644. 53/2=322. 265Mbit/s。接下来需要再进行32:66路的变换。在FIFO设计中，采用乒乓操作，即开辟两块数据缓存区，每块缓冲区的容量为1056bit，数据完全存入和完全读取需要33个写周期和16个读周期。能够在同一时间完全存满并读空，缓存器需要最小的容量为1056bit。如图2，假定两块数据缓存区分别为RO和Rl，分别配置指示指针PO和Pl。假定在第N轮的33个写周期内，数据将存入R0，PO在前32个周期内为‘0’，在第33个周期写满时，跳变为‘I’，准备转入对Rl的写操作，在这一轮对RO进行数据存入的同时，对Rl进行数据读取操作，即16个读周期内，将之前存入Rl的数据全部读空，Pl在前15个周期内为‘I’，在第16个周期读空时，跳变为‘0’，准备对RO进行数据读取操作。那么在第N+1轮时，将对RO进行读操作，而对Rl进行写操作，如此往复。需要注意的是，由于读和写的速率不同，因而需要采用两个指针分别在读时钟域和写时钟域进行寄存区的控制，即指针只是用于寄存区的选取。这样，就能满 足在同一段时间内，数据既能完全写入而不会发生覆盖，又能满足完全读出而不会发生丢失。为了能够降低亚稳态发生的概率，得到稳定的数据输出，可以在读取时采用双锁存同步器设计。二、收发器高速同步设计在运用GTX Transceiver进行16:32路变换时，由于每个通道在收发器互连、时钟再生和数据接收延迟上各不相同，会使输出的数据产生“错位”的情况。Xilinx Virtex5系列Rocket I/O模块的IP核提供了通道绑定预解决方案，经过Rocket I/O内部数据缓冲、通道预绑定处理、时钟修正，各个通道理论上是可以进行同步输出的。但由于硬件高频时钟电路的不稳定以及时钟漂移等不确定因素，在实际工程应用中还是会发生格式错位、通道之间不同步的现象。另外，接收端所接收到的16路数据分别进入16个收发器，由于有效数据前会有一些无效数据O的填充，所以有效数据起始位置进入哪个收发器也是不确定的。针对以上提出的收发器输出数据不同步以及数据起始位置不确定两个问题，提出了有效的解决方案。在接收端指定有效数据起始位置进入的通道为主通道，其余通道都称之为从通道。对主通道单独设置一个特殊的序列，称为sync I，对所有的从通道设置一个相同的序列，称为sync2 (sync2与syncl不同)，这些序列都是在发送端发送数据流的时候加进去的，统称为同步序列(synchronic sequence)。无论主通道还是从通道,在输出数据流时都可独立地检测同步序列，进而锁定本通道缓存中接收到有效数据的位置。具体实现方案如下设定主通道同步序列syncl〈= “00001111000011110000000011111111”，从通道同步序列 sync2〈= “00000000111111110000000011111111”。第一步在接收端，16个收发器分别将输出的数据进行缓存、移位。见图3。每个收发器在一个周期输出2个bit，分别进入16个缓存器(每个缓存器的容量均为50bit)，每个周期整体向右移位2个bit。第二步对16路缓存的数据，独立的检测同步序列syncl，检测到syncl之后，即找到了主通道，使有效指示信号first_valid为高，并将主通道的有效数据进行缓存。1.将每个缓存器的(49:18位)和(48:17位)分别和synl进行异或，得到distancei_l 和 dis tancei_2,并分别计算其码重 disai, disbi ;见图 4。主通道输出的数据是有效数据的起始端，是整体数据的最高位，把16个收发器输出的数据按照高低位排序，组成32位的数据。检测主通道的方法在于主通道的同步头和其它通道的同步头不一样(同步头是在发送断发送数据时加上的)，而且是对每个收发器分别进行检测的。每个收发器一个周期输出2bit实际的数据，将其缓存到容量为50bit的寄存器的最高两位，每个周期依次向后移位。由于设置的同步头syncl和sync2都是32位的，因此要和寄存器中最高的32位进行比较。有效数据前会有一些无效的比特‘0’数据，即使是主通道出来的16bit数据也不一定全是有效数据，所以每个收发器输出的2bit实际的数据，有可能第一个比特就是有效数据起始端，也有可能第二个比特是有效数据起始端，同步头的长度为32位。2.将disai，disbi分别与3进行比较。若disai〈3，则主通道有效数据起始位置cnts<=44 ;若disbi〈3,则cnts〈=43 (这里假设从异或到计算码距和比较总共用了 3个周期，如果大于3个周期，cnts的值也会变化)。两种情况下均使主收发器标号为s，first,valid=，I，，valid (s)〈=，I，，这里同步头设置的是syncK= ^00001111000011110000000011111111sync2<= “00000000111111110000000011111111，，考虑到数据在光纤中传输会产生错误，在错误率小于3bit/32bit的条件下，将每个收发器收到的数据分别和同步头syncl进行异或，为的是比较和同步头的码距，如果大于3，就一直检测，如果小于3，那么检测到的收发器就是主通道。有且仅有一个收发器是主通道，因为只有一个收发器的同步头是syncl，其它收发器的同步头都是sync2。3.在first_valid=’ I’的条件下，将主通道的有效数据输出进行缓存、移位。第三步各从通道依据主通道的有效指示信号分别检测同步序列sync2，各从通道检测到同步序列sync2之后，分别使从通道的有效数据指示信号valid(i)为1，其中，i=l, 2, · · · 15,并记录first_valid为I时刻与valid(i)为I时刻之间的主从周期数cnt(i)，同时分别将各个从通道的有效数据进行缓存。见图4。1.在 first_valid〈=’ I，and valid(i) <=> O，条件下，将每个缓存器的(37:6 位)和(36:5位)分别和synl进行异或,得到distancei_l和distancei_2,并分别计算其码重disai, disbi ；2.将disai，disbi分别与3进行比较。若disai〈3，则从通道有效数据起始位置pnti〈=30 ;若 disbi〈3，则 pnti〈=29 ;两种情况下均使 valid(i)〈=’ I，；3.在valid(i)〈=’ I’的条件下，将各个从通道的有效数据分别进行缓存(缓存器的容量为20bit)，并且每个周期整体向右移位2个bit。第四步根据各个从通道的cnt(i)，锁定各个从通道有效数据的位置，输出有效数据，从而实现同步。见图5。将各收发器有效数据缓存并锁定同步位置之后，即可进行16:32路的转换。令s表示有效数据起始位置所进入的收发器的标号，从该收发器输出的数据为接收数据的起始端，每个周期输出2个bit数据，分别是32路数据的第O位和第16位。第((s+l)modl6)个收发器输出的2个bit数据，分别是32路数据的第I位和第17位。依次类推，第((s+15)modl6)个收发器输出的2个bit数据分别是32路数据的第15位和第31位。输出32路数据之后便可进行32:66路的变换。本发明通过主通道同步序列和从通道同步序列分别对主通道的有效信号和从通道的有效信号进行定位，从而确定了信号的有效数据的起始通道，并按照主从周期对主通道有效信号和从通道有效信号进行排序，使得在接收端的信号和发送端发送的信号达到了完全同步，避免了由于硬件高频时钟电路的不稳定及时钟漂移造成的信号不同步；实现了16:66路信号的快速同步变换。本发明实现了 10GEP0N接收端PCS层16:66路速率变换；解决了各个收发器时序上输出不 同步的问题；找到了有效数据起始端，实现了 66路数据的高速同步。以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。
权利要求
1.一种16:66路信号变换及并行同步检测方法，其特征是，该方法包括以下步骤51:将发送端发送的16路信号经接收端转换为同步的32路信号；52:将32路信号转换为66路信号。
2.根据权利要求1所述的方法，其特征是，所述步骤SI具体为511:将发送端发送的16路信号发送到接收端的16个收发器中；512:将所述16个收发器输出的数据进行缓存和移位操作；513:检测所述缓存和移位操作后的16路信号中的主通道同步序列，通过所述同步序列找到主通道和从通道，标记所述主通道的有效指示信号和主通道有效信号时刻，根据所述主通道的有效指示信号将主通道的有效数据进行缓存；514:通过所述主通道的有效指示信号检测从通道同步序列，进而得到从通道的有效指示信号和从通道有效信号时刻，根据所述从通道的有效指示信号将从通道的有效信号进行缓存，标记所述主通道有效信号时刻和所述从通道有效信号时刻之间的时间段为主从周期；S15:根据所述主从周期对主通道的有效信号和从通道的有效信号进行排序，得到同步后的有效信号序列；S16 :接收端每个周期输出2个bit的有效信号序列，实现16路信号转换为同步的32路信号。
3.根据权利要求2所述的方法，其特征是，所述缓存和移位操作具体为每个所述收发器每个周期向16个缓存器分别输出2个bit信号，所述缓存器每个周期整体向右移动2个bit。
4.根据权利要求2所述的方法，其特征是，所述缓存器的容量为50bit。
5.根据权利要求2所述的方法，其特征是，所述发送端发送的16路信号的速度为 644.53Mbit/s。
6.根据权利要求2所述的方法，其特征是，所述收发器的线速度为5.15625Gbit/s。
全文摘要
本发明公开了通信技术领域中的一种16:66路信号变换及并行同步检测方法。本发明先将发送端发送的16路信号经接收端转换为同步的32路信号；然后将32路信号转换为66路信号。本发明通过主通道同步序列和从通道同步序列分别对主通道的有效信号和从通道的有效信号进行定位，从而确定了信号的有效数据的起始通道，并按照主从周期对主通道有效信号和从通道有效信号进行排序，使得在接收端的信号和发送端发送的信号达到了完全同步，避免了由于硬件高频时钟电路的不稳定及时钟漂移造成的信号不同步；实现了16:66路信号的快速同步变换。
文档编号H04B17/00GK103051440SQ201210564649
公开日2013年4月17日 申请日期2012年12月21日 优先权日2012年12月21日
发明者张民, 李启旺, 王焱红, 韩卫平 申请人:北京邮电大学