专利名称：一种基于超五类线的lvds高速数据传输方法
技术领域：
本发明属于数据传输技术领域，设计实现了一种基于超五类线的LVDS高速数据传输方法。
背景技术：
人类社会正在大步迈进信息化时代，为适应信息化的高速发展，人们对计算机网络和通信网络提出了更高的要求，不仅要求高速率，而且要求低成本、低功耗、低误码，这对传统数据传输技术提出了重大挑战。基于LVDS (Low Voltage Differential Signaling,低电压差分信号)技术的数据传输方法可以应对该挑战。LVDS是一种国际电平标准，可支持较高的数据传输速率，且功耗远低于其他同类技术，因此逐渐成为厂商普遍采用的差分接口标准。LVDS接口标准采用非常低的电压摆幅(约350mV)在两条平行等长的PCB走线上或一对平衡电缆上通过差分方式进行高速数据传输，可以实现几百Mbit/s甚至几个Gbit/s的传输速率。LVDS技术采用低电压和低电流驱动方式，具有低成本、低噪声、低功耗、低误码、低辐射等特点，可用于实现点对点或一点对多点的数据传输。在高速数据传输系统中，高速率信号处理过程对系统的核心处理器芯片(本发明中使用的是FPGA)的速度等级要求非常高，需要高性能的处理器芯片来完成功能，这将大大提高整个系统的成本和复杂度。因此，在高速数据传输方法中一般通过使用串并转换芯片来降低处理器芯片的速度等级要求。
发明内容
本发明的目的是针对现有技术的不足，提供一种基于超五类线的LVDS高速数据传输方法，该方法性能稳定，且具有较好的实用价值。本发明解决其技术问题所采用的技术方法包括如下步骤:
步骤(I).发射机端通过模数转换器(AD)对两路模拟信号进行采样，设采样时钟频率%F (F的大小可根据实际需求来确定，F 一般小于20MHz)，AD采样所得两路数字信号的位宽均为况的大小可为8 20，一般取值大于10)，因此采样后得到的数据速率为
步骤(2).在FPGA中使用两个位宽为τ的寄存器来临时存储步骤(I)所得的两路并行
数字信号；
步骤(3).将步骤(2)中存储下来的2F bit数据进行封装和发送，且封装和发送同时进行，其中，封装过程采用自定义的数据格式，发送时钟是采样时钟经过DCM模块倍频后产生的4倍频时钟(即发送时钟频率为4—)，每个发送时钟周期向外发送IObit数据，因此，此处数据速率为*10 ；
步骤(4).通过并串转换芯片MAX9205完成10路LVCM0S/LVTTL电平并行单端信号向一路LVDS电平串行差分信号转换的过程，即输出I路串行差分LVDS信号；在该转换过程中，并串转换芯片MAX9205会在串行化后的IObit数据前后分别加上比特“ I ”和比特“O ”(其作用是帮助接收机端恢复同步时钟)，因此，并串转换后的串行数据速率为4*FS2 ；
步骤(5).利用预加重芯片CLC001增强步骤(4)中所得的串行差分LVDS信号的驱动能力，从而使得串行差分LVDS信号能在超五类双绞线上传输50米甚至更远的距离；
步骤￠).将步骤(5)所得的增强型串行差分LVDS信号通过超五类双绞线传输到接收机端；
步骤(7).接收机端从超五类双绞线中接收串行差分LVDS信号，将接收到的串行差分LVDS信号输入至芯片LMH0384进行均衡处理；
步骤(8).将均衡后的串行差分LVDS信号输入芯片MAX9206实现串并转换，该芯片完成一路LVDS电平串行差分信号向10路LVCMOS/LVTTL电平并行单端信号转换的过程，同时，利用锁相环技术(PLL)从均衡后的串行差分LVDS信号中提取同步时钟，该同步时钟频率应与发射机端的发送时钟频率一致；
步骤(9).FPGA利用步骤(8)中提取出的同步时钟来采集步骤(8)中芯片MAX9206转换后的10路并行信号，并对接收到的数据进行解析(解析过程与发射机端封装过程互逆)，并将解析后得到的2F bit数据临时存储到2个位宽力的寄存器中；
步骤(10).将步骤(9)中存储下来的2况bit数据输入到数模转换器芯片(DA)中进行数模转换(此处DA的工作时钟频率应与发射机端的AD采样时钟频率一致，即时钟频率为i )，并将转换后得到的两路模拟信号传输出去，完成基于超五类线的LVDS高速数据传输。 在具体实现中使用的模数转换器芯片为ADS62C17，数模转换器芯片为DAC5689，此处AD和DA的型号仅供参考，可根据具体情况而定。本发明有益效果如下:
本发明与传统数据传输方法相比具有较大的优势。首先，本发明采用了 LVDS技术来实现基于超五类线的高速数据传输，具有低成本、低噪声、低功耗、低误码、低辐射等优势；其次，采用了串并转换芯片，从而降低了处理器芯片的速度等级要求；再次，采用的串并转换芯片MAX9205/MAX9206具有自同步功能，在接收机端可以直接从数据中提取出同步时钟，从而降低了系统的复杂度。总之，本发明可以实现高达660Mbps的数据传输速率，具有成本低、性能稳定、可靠性高等优点。
图1是本发明中整体方法流程 图2是本发明中自定义数据传输协议格式；
图3是本发明中自定义数据传输协议的控制字含义；
图4是本发明中AD采样和数据发送的时序关系 图5是本发明中接收机接收数据的流程图。图6是本发明中数据接收和DA转换的时序关系图。
具体实施例方式为了使本发明的技术方法更加清晰明了，下面结合附图对本发明作进一步说明。以下所述具体实施方式
仅用于解释本发明，并不用于限定本发明。如图1所示，本发明实现了一种基于超五类线的LVDS高速数据传输方法，其组成包括发射机和接收机两部分，两者之间采用超五类双绞线连接。具体步骤如下:
在发射机端，首先通过模数转换器芯片ADS62C17对两路模拟信号进行采样，该芯片是一款双通道11位的高性能模数转换器，此处将该芯片的工作时钟设定为6MHz，采样后将得到两路位宽均为11的数字信号(由于常用的模数转换器的位宽一般是8 20，此处位宽11不失一般性)，然后将数字信号送至处理器芯片FPGA，FPGA会将这22bit的数据分别保存到两个11位的寄存器buf_l和buf_2中，并在发送前以一种特定的格式封装数据。由于AD采集端一次采样会得到22bit的数据，而发射机端的并串转换芯片MAX9205要求每个发送时钟周期只能发送IObit数据，所以这22bit数据要分成几个小于或等于IObit的块，并加上一些标志信息，然后才能被发送出去，因此，此处采用自定义数据传输协议格式，具体如图2所示。图2中，发射机以40bit为一帧发送数据，每个发送时钟周期发送IObit数据，每4个发送时钟周期组成一帧，因此发送时钟周期应该是采样时钟周期的1/4(即24MHz)。此处假设AD采样后得到的两路信号分别记为110 10和Q1(TQ0，把一帧中最早发送的IObit数据的最高位设置为“1”，作为一帧的起始标志位，剩下的三个IObit数据的最高位则设置为“0”，如此，接收机端便可根据接收数据的最高位是否为“ I”来判断一帧数据的开始。具体地说，如图2所示，一帧数据的第一个IObit数据的最高位是“1”，剩下的9bit数据是I路Ilbit数据的低9位IfIO ;第二个IObit数据的最高位是“0”，剩下的9bit数据是Q路Ilbit数据的低9位QfQO ;第三个IObit数据的最高位是“0”，剩下的9bit数据是I路和Q路的高2位数据Ι1(ΓΙ9和Q1(TQ9以及一些控制位和预留位。第四个IObit数据的最高位也是“0”，剩下的9bit数据是Sbit其他数据M7 M0和Ibit预留数据。在实际应用中，需要传输的数据往往不仅包括AD采样数据，可能还包括其他数据，因此，此处提及的其他数据M710具有实际意义，可用于功能扩展。当然，在实际应用中可能需要同时传输更多的数据，此时可以通过改变帧的结构和大小来实现相应功能。图2中的控制字含义如图3所示，此处设定仅供参考，可以根据具体情况做出相应调整。其中，标志位Cl的作用是指出在传 输AD采样数据的过程中是否还有其他数据；标志位C2和C3的作用是指出其他数据的开始和结束；C4、C5和C6是预留位，用于功能扩展。在FPGA中，数据封装和数据发送是同时进行的，AD采样和数据发送的时序关系流程如图4所示。在图4中，clk_AD表示AD采样时钟，clk_send表示数据发送时钟，data_AD表示AD采样后得到的2路Ilbit数据，data_send表示经过自定义数据格式封装后的发送数据。clk_Send是clk_AD的4倍，且两个时钟具有同步关系，即两个时钟的上升沿是对齐的，这点可以通过FPGA内部专门用于时钟管理的内嵌ip核来实现。由于AD采样在采样时钟的上升沿完成，因此在发送时钟的下降沿Si处data_AD已经达到稳定状态，FPGA可以使用此下降沿采集22bit采样数据，并将这22bit的数据保存到两个11位寄存器buf_l和buf_2中，与此同时，FPGA开始发送一帧数据的第一个IObit数据，紧接着的3个发送时钟下降沿发送一巾贞数据的剩余三个IObit数据。当下一次采样数据到来时，更新buf_l和buf_2中的数据，如此循环完成数据的封装和发送。FPGA输出的10路LVCM0S/LVTTL电平的并行数据流经过串并转换芯片MAX9205处理后会变成一路LVDS电平的串行数据流。此处，MAX9205会在10路并行数据串行化后的IObit信号的前后分别加上比特‘I’和比特‘O’，组成一个以12bit为单位的串行比特流IxxxxxxxxxxOlnxxxx0......，其中x表示有用数据，比特‘I’和比特‘0’是冗余数据，
用于同步检测。MAX9205在初始化过程中会连续发送至少1024个111111000000 ,这有助于接收机端提取同步信息。由于FPGA的发送时钟频率为24MHz，因此串行LVDS信号的速率为24*10*1.2=288Mbps。由于远距离数据传输势必会使信号产生严重的衰减现象，因此在信号输入超五类双绞线之前，需要对信号进行预加重处理。在本发明中，采用芯片CLCOOl来增强LVDS信号的驱动能力，使信号可以在50米长的超五类双绞线上无失真传输。在接收机端，其处理过程可视为发射机端的逆过程。接收机从超五类双绞线中接收数据，由于经过50米双绞线传输后信号仍然会存在一定的衰减现象，因此在本发明中采用芯片LMH0384来对信号实现均衡处理，以消除衰减现象。该芯片是一款高性能的均衡器，具有信号自动补偿机制，有助于信号恢复原有的强度。均衡后的LVDS信号被送入串并转换芯片MAX9206完成一路LVDS电平串行差分信号向10路LVCMOS/LVTTL电平并行单端信号的转换过程。在功能上MAX9205和MAX9206是互逆的，因此，在实际应用中，这两款芯片通常都是成对使用的。在接收机端MAX9206对接收到的信号进行同步检测，使用PLL技术可恢复出同步时钟，从而减少了传输过程中的同步开销，大大降低了 FPGA编程的复杂度。MAX9206将处理后得到的10路并行数据和同步时钟发送给FPGA，此时的同步时钟频率为24MHz，FPGA利用MAX9206提供的同步时钟来采集数据，其具体过程如图5所示，一个同步时钟周期需完成如下操作:
步骤SI中，FPGA准备接收数据，跳转至步骤S2。步骤S2中，判断接收到的IObit数据中的最高位，如果是‘1’，则跳转至步骤S3 ；若果是‘0’，则跳转至步骤S4。 步骤S3中，将标志位flag置I，计数器cnt置0，表明一帧数据的开始，且将有用数据写入相应寄存器，即将AD采样数据和其他数据写入设定的寄存器，然后跳转至步骤SI。步骤S4中，判断标志位flag值，若为‘ I’，则跳转至步骤S5 ;若为‘0’，则跳转至步骤SI。步骤S5中，将计数器cnt加I，再根据cnt的值以及设定好的数据协议规范来对数据进行解封装，并将有用数据写入相应寄存器，然后跳转至步骤Si。经上述步骤Sf S5循环接收数据，最后将保存下来的数据发送给数模转换器芯片DAC5689进行数模转换，数据接收和DA转换的时序关系图如图6所示，其中clk_DA为DA的工作时钟，clk_r为数据接收时钟(即MAX9206芯片恢复出来的同步时钟)，data_DA为FPGA发送给DA的2路Ilbit数据，data_r为MAX9206芯片发送给FPGA的IObit数据流。数据接收和DA转换同时进行，每4个接收时钟周期可以接收完整的一帧数据，由于发射机端AD采样数据包含在一帧中的前30bit数据中，而图6中SI处已经完成了一帧中前30bit数据的接收，因此，可选择在SI处将保存的AD采样数据输出给DA进行数模转换，DA在clk_DA的上升沿转换数据，从图中可看出data_DA在clk_DA的上升沿已达到稳定状态。经过以上一系列流程即可完成基于超五类线的LVDS高速数据传输，通过对比接收机端DA转换器的输出信号和发射机端信号发生器的发送信号即可验证本发明的性能。
本发明在50米超五类线上实现了速率高达288Mbps的数据传输，但这不意味着本发明的最高传输速率为288Mbps。超五类双绞线的传输能力有限，一般情况下，100米长的超五类线的最大传输速率可达155Mbps左右，由于超五类线传输距离和传输速率构成反比关系，因此50米长的超五类线的最大传输速率可达310Mbps左右。考虑到超五类线的传输能力有限，若想进一步提高传输速率，那么可以选用支持更高传输速率的六类线来代替超五类线，当然也可以通过缩短超五类线的长度来减小传输速率的限制，同时可以使用支持更高传输速率的串并转换芯片MAX9207和MAX9208来代替MAX9205和MAX9206。实际上，本发明可实现的最高传输速率为660Mbps。
权利要求
1.一种基于超五类线的LVDS高速数据传输方法，其特征在于包括如下步骤: 步骤(I).发射机端通过模数转换器对两路模拟信号进行采样，设采样时钟频率为^ AD采样所得两路数字信号的位宽均为N，因此采样后得到的数据速率为F-*N ； 步骤(2).在FPGA中使用两个位宽为F的寄存器来临时存储步骤(I)所得的两路并行数字信号； 步骤(3).将步骤(2)中存储下来的bit数据进行封装和发送，且封装和发送同时进行，其中，封装过程采用自 定义的数据格式，发送时钟是采样时钟经过DCM模块倍频后产生的4倍频时钟，即发送时钟频率为4=Ψ ,每个发送时钟周期向外发送IObit数据，因此，此处数据速率为4:*F*10 ； 步骤(4).通过并串转换芯片MAX9205完成10路LVCMOS/LVTTL电平并行单端信号向一路LVDS电平串行差分信号转换的过程，即输出I路串行差分LVDS信号；在该转换过程中，并串转换芯片MAX9205会在串行化后的IObit数据前后分别加上比特“I”和比特“0”，因此，并串转换后的串行数据速率为； 步骤(5).利用预加重芯片CLC001增强步骤(4)中所得的串行差分LVDS信号的驱动能力，从而使得串行差分LVDS信号能在超五类双绞线上传输50米甚至更远的距离； 步骤￠).将步骤(5)所得的增强型串行差分LVDS信号通过超五类双绞线传输到接收机端； 步骤(7).接收机端从超五类双绞线中接收串行差分LVDS信号，将接收到的串行差分LVDS信号输入至芯片LMH0384进行均衡处理； 步骤(8).将均衡后的串行差分LVDS信号输入芯片MAX9206实现串并转换，该芯片完成一路LVDS电平串行差分信号向10路LVCMOS/LVTTL电平并行单端信号转换的过程，同时，利用锁相环技术从均衡后的串行差分LVDS信号中提取同步时钟，该同步时钟频率应与发射机端的发送时钟频率一致； 步骤(9).FPGA利用步骤(8 )中提取出的同步时钟来采集步骤(8 )中芯片MAX9206转换后的10路并行信号，并对接收到的数据进行解析，并将解析后得到的2F bit数据临时存储到2个位宽为況的寄存器中； 步骤(10).将步骤(9)中存储下来的2F bit数据输入到数模转换器芯片(DA)中进行数模转换，并将转换后得到的两路模拟信号传输出去，完成基于超五类线的LVDS高速数据传输。
全文摘要
本发明公开了一种基于超五类线的LVDS高速数据传输方法。本发明如下发射机端，首先使用模数转换器芯片实现模拟信号数字化，再将所得数字信号通过FPGA进行格式封装，然后将封装好的数据发送至并串转换芯片，再然后使用预加重芯片对LVDS信号的驱动能力进行增强，最后通过超五类线将高速LVDS信号发送至接收机端；接收机端，首先利用均衡器芯片对接收到的高速LVDS信号进行均衡，再将均衡后的信号发送至串并转换芯片，同时实现同步时钟的恢复，该同步时钟可帮助FPGA完成数据采集和解析过程，最后将解析后的数据输入数模转换器实现信号模拟化。本发明具有低功耗、低成本、高性能等优势。
文档编号H04B3/54GK103078667SQ20131002766
公开日2013年5月1日 申请日期2013年1月23日 优先权日2013年1月23日
发明者章坚武, 陈权 申请人:杭州电子科技大学