用于传输gfp数据帧的16位并行自同步加扰解扰码器的制造方法
【专利摘要】本发明涉及用于传输GFP数据帧的16位并行自同步加扰解扰码器，加扰码器电路包括43个D触发器D0…D42和16个异或门，43个D触发器D0…D42和16个异或门按序间插串联，高16位的D触发器D42…D27的输出信号Q42…Q27与16位输入信号异或所得的值作为低16位D触发器D15…D0的输入信号，低16位D触发器D15…D0的输出信号构成了16位并行扰码序列；所述解扰码器电路包括43个D触发器D0…D42和16个异或门，43个D触发器D0…D42和16个异或门按序间插串联，高16位的D触发器D42…D27的输出信号Q42…Q27与16位输入信号异或所得的值构成了16位并行解扰码序列；本发明的优点：电路简单，将串行数据变成并行数据，极大的降低了工作频率，提高了系统的可靠性，便于集成电路工艺的实现。
【专利说明】用于传输GFP数据帧的16位并行自同步加扰解扰码器【技术领域】
[0001]本发明涉及数据通信【技术领域】，特别涉及一种用于传输GFP数据帧的16位并行自同步加扰/解扰码器。
【背景技术】
[0002]通用成帧规程(简称GFP)G.7041/Y1303规定了一种通用的可将用户数据封装到位同步或者字节同步物理传输网络(例如SDH系统:Synchronous Digital Hierarchy,同步数字体系)的方法。标准中规定了一种串行的自同步加扰码器和解扰码器。所谓自同步是指在任何起始状态下，解扰码器只要能够正确的接收到扰码序列，那么接收端在一定时间后就能够获得同步，恢复出正确的原始数据。当接收的码元有误差时，也可以在很短的时间内恢复同步。自同步加扰码器和解扰码器用在GFP帧的净荷域，是为了保证传输质量的可靠性，加扰码器和解扰码器扰码序列为X43+l。扰码器的初始值为全O或者全I均可。
[0003]G.7041/Y1303协议规定的为串行自同步加扰码器和解扰码器电路，串行自同步加扰码器电路的43个触发器用于移位，D触发器D1、D2、D3、…D42分别接到D0、D1、D2、…D41的输出端。加扰码器的输出数据由输入数据和D触发器D42异或所得，并将所得结果送到D触发器DO的输入端。
[0004]串行自同步解扰码器电路的43个触发器用于移位，D触发器D1、D2、D3、…D42分别接到D0、D1、D2、"441的输出端。解扰码器的输入数据送到D触发器DO的输入端，同时输入数据与D触发器D42异或得到输出数据。
[0005]上述串行加扰码器和解扰码器电路结构简单，但如果应用在SDH系统中，只适合STM-1 (同步传输模块)，工作线速为155.52Mb/s以下，对于STM-16 (第三级同步传输模块)的SDH信号，速率为2.48832Gb/s，这种GFP串行自同步加扰码器和解扰码器就不适合了，它对集成电路(IC)工艺提出了很高的要求，因此必须要将现有的加扰码器和解扰码器技术进行改进，设计一种用于传输GFP数据帧的16位并行自同步加扰/解扰码器器，才能满足SDH系统的要求。
[0006]
【发明内容】
本发明的目的就是为克服现有技术的不足，提供一种用于传输GFP数据帧的16位并行自同步加扰/解扰码器，通过将串行数据变成并行数据，极大的降低了工作频率，提高了系统的可靠性，便于集成电路(IC)工艺的实现。
[0007]本发明是通过这样的技术方案实现的:用于传输GFP数据帧的16位并行自同步加扰解扰码器，包括加扰器电路和解扰码器电路，其特征在于:
所述加扰码器电路包括43个D触发器DO…D42和16个异或门，43个D触发器D42和16个异或门按序间插串联，高16位的D触发器D42?"D27的输出信号Q42?"Q27与16位输入信号异或所得的值作为低16位D触发器D15…DO的输入信号，低16位D触发器D15…DO的输出信号构成了 16位并行扰码序列，16位并行扰码序列排序为15:0 ；
第i位输入信号和D触发器D(i+27)的输出信号异或后的值作为D触发器D(i)的输入信号，i=0，l，…，15。
[0008]所述解扰码器电路包括43个D触发器D(>..D42和16个异或门，43个D触发器D0-D42和16个异或门按序间插串联，高16位的D触发器D42?"D27的输出信号Q42?"Q27与16位输入信号异或所得的值构成了 16位并行解扰码序列；
16位扰码序列排序为15:0 ;
第i位输入信号和D触发器D(i+27)的输出信号异或后的值作为第i位的输出信号，i=0, I,…，15。
[0009]本发明所公开的16位并行自同步加扰/解扰器，其优点在于:电路简单，将串行数据变成并行数据，极大的降低了工作频率，提高了系统的可靠性，便于集成电路(IC)工艺的实现。
【专利附图】
【附图说明】
[0010]图1为串行自同步加扰码电路图；
图2为串行自同步解扰码电路图；
图3为16位并行自同步加扰/解扰码器电路整体框图；
图4为16位并行自同步加扰码器电路图； 图5为16位并行自同步解扰码器电路图。
【具体实施方式】
[0011]为了更清楚的理解本发明，结合附图和实施例详细描述本发明:
根据通用成帧规程G.7041/Y1303中的规定，根据图1、图2所示，对于根据序列X43+l实现的加扰解扰电路，每一个输出值为输入值与43个时钟前的输出值模2加运算的结果，在每一个线速时钟输出一个扰码值，43个时钟周期可以输出43个扰码信号。
[0012]对于第I个时钟周期，各个D触发器的输出分别为:
Di (t+1) =Di^a), i= I, 2, —,42; Di (t+l)=X(t) XOR D42 (t), i=0
对于第8个时钟周期，各个D触发器的输出分别为:
Di (t+8) =Di^8 (t)，i= 8，9，...,42; Di (t+8) =X (t+7-1) XOR D35+i (t)，i=0, I,...，7
依次类推，对于第16个时钟周器，各触发器的输出分别为:
Di (t + 16) =Di^16 (t) , i= 16, 17, — , 42; Di(t + 16)=X (t + 15-1) XOR D27+i (t)，i=0, I,…，15
经过推导，可以得到如图4所示的16位并行自同步加扰码器电路。输入信号为X0, XI,...，父15，输出信号为￥0，丫1，....，Y15。
[0013]与此类似，经过推导，可以得到如图5所示的16位并行自同步解扰码器电路。输入信号为Υ0，Yl,….，Υ15，输出信号为Χ0，XI，…，Χ15。
[0014]加扰码器的特征包括43个D触发器DO…D42和16个异或门按序间插串联，16个D触发器的输出信号构成了 16位(定义为15:0)并行的扰码序列:
第i位输入信号和D触发器D(i+27)的输出信号异或后的值作为D触发器D(i)的输入信号，i=0，l，…，15。
[0015]解扰码器包括43个D触发器DO…D42和16个异或门按序间插串联，16个异或门的输出信号构成了 16位(定义为15:0)并行的扰码序列:
第i位输入信号和D触发器D(i+27)的输出信号异或后的值作为第i位的输出信号，i=0, 1,…，15。
[0016]利用本发明所述的16位并行加码器和解码器可以完成在STM-16 (线速
2.48832Gb/s)系统中工作在频率为155.52Mb/s时的自同步加扰和解扰操作。用FPGA (现场可编程门阵列)实现相关的电路设计，符合通用成帧规程中的协议要求，电路结构简单，使用资源少，极大地降低了系统的工作频率，提高了系统的稳定性。本设计方法可以用在更高处理线速的系统中。
[0017]根据上述说明，结合本领域技术可实现本发明的方案。
【权利要求】
1.一种用于传输GFP数据帧的16位并行自同步加扰解扰码器，包括加扰码器电路和解扰码器电路，其特征在于:所述加扰码器电路包括43个D触发器DO…D42和16个异或门，43个D触发器DO…D42和16个异或门按序间插串联，高16位的D触发器D42...D27的输出信号Q42...Q27与16位输入信号异或所得的值作为低16位D触发器D15…DO的输入信号，低16位D触发器D15…DO的输出信号构成了 16位并行扰码序列；，16位并行扰码序列排序为15:0 ;第i位输入信号和D触发器D(i+27)的输出信号异或后的值作为D触发器D(i)的输入信号，i=0, I,...,15; 所述解扰码器电路包括43个D触发器DO…D42和16个异或门，43个D触发器D42和16个异或门按序间插串联，高16位的D触发器D42?"D27的输出信号Q42?"Q27与16位输入信号异或所得的值构成了 16位并行解扰码序列； 16位扰码序列排序为15:0 ;第i位输入信号和D触发器D(i+27)的输出信号异或后的值作为第i位的输出信号，i=0, I,…，15。
【文档编号】H04J3/06GK103532675SQ201310511303
【公开日】2014年1月22日 申请日期:2013年10月28日 优先权日:2013年10月28日
【发明者】曹鹏飞, 陈伟峰, 张睿, 王东峰 申请人:天津光电通信技术有限公司