用于固态图像传感器的模拟读出预处理电路的制作方法
【专利摘要】本发明提供了一种用于固态图像传感器的模拟读出预处理电路。该模拟读出预处理电路包括：相关双采样可编程增益放大电平位移单转差开关电容网络，用于实现固态图像传感器输出的信号的采集与预处理；运算放大器，用于利用运算放大器两输入端“虚短”及电荷守恒原理，实现相关双采样、可编程增益放大器、电平位移和单转差的功能；相关电平位移网络，用于提高运算放大器的等效增益，输出最终的预处理后的信号；以及控制信号发生器，用于提供控制信号。本发明用于固态图像传感器的模拟读出预处理电路采用CDS、PGA、LS及S2D电路共享运算放大器技术，用单个运算放大器和开关及电容实现模拟读出预处理电路的功能。
【专利说明】用于固态图像传感器的模拟读出预处理电路
【技术领域】
[0001]本发明涉及集成电路【技术领域】，尤其涉及一种用于固态图像传感器的模拟读出预处理电路。
【背景技术】
[0002] 固态图像传感器主要包括:CCD(Charge Coupled Device)和 CIS (CMOS ImageSensor)图像传感器两种。分辨率为MXN的固态图像传感器一般包括像素阵列(大小为MXN)、模拟读出处理电路以及数字控制模块等。其中，模拟读出处理电路的大小为1XP，1≤P≤N ;其中P=l，串行读出，并行度最低，主要用于低速图像传感器；P=N，全列并行读出，并行度最高，主要用于高速图像传感器。CCD图像传感器像素阵列与模拟读出处理电路阵列及数字控制模块等分开集成，而CIS图像传感器则单片集成。
[0003]图1为现有技术用于固态图像传感器的模拟读出处理电路的结构框图。请参照图1，模拟读出处理电路由模拟读出预处理电路和模拟数字转换器(Analog-to-DigitalConvertenADC)构成。其中最重要的就是模拟读出预处理电路。其中，像素输出电压经模拟读出预处理电路去噪、放大、电平位移及单转差后输出到差分结构的模拟数字转换器ADC，ADC采样预处理电路输出的差分信号并量化，量化值暂存于寄存器，准备直接或经数字域处理后经10输出。
[0004]现有技术中，模拟预处理电路包括:相关双采样(Correlated Double Sampling,简称⑶S)电路,用于减小固定模式噪声(Fixed Pattern Noise,简称FPN);可编程增益放大器(Programmable Gain Amplifier,简称PGA),用于放大信号,增大信号动态范围,提高图像对比度，减小模拟读出电路的等效输入噪声；电平位移(Level Shift，简称LS)电路和单转差(Single-to-Differential,简称S2D)电路,两者共同用于把像素输出的单端信号转化为与差分结构的模拟数字转换器ADC输入信号相匹配的差分信号。
[0005]在实现本发明的过程中， 申请人:发现现有技术模拟读出预处理电路中，需要高增益的运算放大器，而随着工艺尺寸的缩小，晶体管本征增益减小，要实现高增益的运算放大器，需要采用多级结构或使用增益提高技术的运算放大器，这些运算放大器结构复杂，因此面积和功耗均较大。
【发明内容】
[0006](一 )要解决的技术问题
[0007]鉴于上述技术问题，本发明提供了一种用于固态图像传感器的模拟读出预处理电路，以尽可能减小模拟读出预处理电路的面积和功耗。
[0008]( 二 )技术方案
[0009]本发明提供了一种用于固态图像传感器的模拟读出预处理电路。该模拟读出预处理电路包括:相关双采样可编程增益放大电平位移单转差开关电容网络，用于实现固态图像传感器输出的信号的采集与预处理，其中，该信号包括:复位信号Vkst和光强信号VSK，以及负参考电压Vkn和正参考电压Vkp ;该预处理至少包括:去除采集信号的噪声；对有效光强信号(Vkt-Vsk)的放大；运算放大器，其正输入端V1+和负输入端V1-连接至相关双采样可编程增益放大电平位移单转差开关电容网络的两输出端，用于对所述相关双采样可编程增益放大电平位移单转差开关电容网络输出的信号利用运算放大器两输入端“虚短”及电荷守恒原理，实现相关双采样、可编程增益放大器、电平位移和单转差的功能；相关电平位移网络，其两输入端连接至运算放大器的正输出端和负输出端，用于提高运算放大器的等效增益，输出最终的预处理后的信号；以及控制信号发生器，用于为运算放大器、相关双采样可编程增益放大电平位移单转差开关电容网络和相关电平位移网络提供控制信号。
[0010](三)有益效果
[0011]从上述技术方案可以看出，本发明用于固态图像传感器的模拟读出预处理电路具有以下有益效果:
[0012](I)采用⑶S、PGA、LS及S2D电路共享运算放大器技术，用单个运算放大器和开关及电容实现模拟读出预处理电路的功能；
[0013](2)采用相关电平位移(Correlated Level Shifting,简称CLS)技术,降低对运算放大器增益的要求，减小功耗和面积；
[0014](3)采用运算放大器空闲休眠技术，降低预处理电路的平均功耗。
【专利附图】
【附图说明】
[0015]图1为现有技术用于固态图像传感器的模拟读出处理电路的结构框图；
[0016]图2为根据本发明实施例模拟读出预处理电路的结构示意图；
[0017]图3为图2所示模拟读出预处理电路的详细电路图；
[0018]图4为图2所示模拟读出预处理电路中运算放大器的结构示意图；
[0019]图5为图2所示模拟读出预处理电路中控制信号发生器的电路图。
[0020]【本发明主要元件符号说明】
[0021]1-运算放大器；
[0022]2-相关双采样可编程增益放大电平位移单转差开关电容网络；
[0023]3-相关电平位移网络；
[0024]4-控制信号发生器。
【具体实施方式】
[0025]为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。需要说明的是，在附图或说明书描述中，相似或相同的部分都使用相同的图号。附图中未绘示或描述的实现方式，为所属【技术领域】中普通技术人员所知的形式。另外，虽然本文可提供包含特定值的参数的示范，但应了解，参数无需确切等于相应的值，而是可在可接受的误 差容限或设计约束内近似于相应的值。
[0026]本发明采用⑶S、PGA、LS及S2D电路共享运算放大器技术，用单个运算放大器和开关及电容实现模拟读出预处理电路的功能。本发明用于固态图像传感器的模拟读出预处理电路对于不同的像素结构以及不同的列并行度，其结构及工作过程也相应的有所不同，下文将主要以全列并行4管有源像素图像传感器为例对本发明【具体实施方式】作详细说明。[0027]在本发明的一个示例性实施例中，提供了一种用于固态图像传感器的模拟读出预处理电路。图2为根据本发明实施例模拟读出预处理电路的结构示意图。请参照图2，本实施例模拟读出预电路包括:
[0028]相关双采样可编程增益放大电平位移单转差开关电容网络(⑶S，PGA，LS and S2DSwitched Capacitor Network, CPLS2DSCN) 2,用于实现信号的采集与预处理,其中，该信号包括:图像传感器输出的复位信号Vkst和光强信号Vsrc,以及参考电压Ven和Vkp ;该预处理包括:⑴去除采集信号的噪声；⑵对有效光强信号(Vkst-Vsk)的放大等等；
[0029]运算放大器1，其正输入端(V1+)和负输入端(V1J连接至相关双采样可编程增益放大电平位移单转差开关电容网络2的输出端，用于利用运算放大器两输入端“虚短”及电荷守恒原理，实现相关双采样(Correlated Double Sampling,⑶S)、可编程增益放大器(Programmable Gain Amplifier, PGA)、电平位移(Level Shift, LS)和单转差(Single-to-Differential, S2D )的功能；
[0030]相关电平位移网络(CorrelatedLevel Shifting Network, CLSN)3,其两输入端连接至运算放大器I的正输出端和负输出端，用于提高运算放大器的等效增益，输出预处理后的信号；
[0031]控制信号发生器4，用于为所述运算放大器1、相关双采样可编程增益放大电平位移单转差开关电容网络2和相关电平位移网络3提供控制信号。
[0032]以下分别对本实施例用于固态图像传感器的模拟读出预处理电路的各个组成部分进行详细说明。
[0033]图3为图2所示模拟读出预处理电路的详细电路图。如图3所示，模拟预处理电路包括:运算放大器I;电容cn，C12 ;可编程电容C21，C22 ;相关电平位移电容Casi，(^ ;开关S0，S11, S12J S21 j S22J S31J S32J S41J S42J S51, S52J S61, S62J S71, S72J S81, S82J S91, S92J Sai 和 SA2。
[0034]相关双采样可编程增益放大电平位移单转差开关电容网络2用于实现信号的采集与预处理。请参照图3，该相关双采样可编程增益放大电平位移单转差开关电容网络2包括:电容 C11 和 C12，可编程电容 C21 和 C21，开关 S。、Sn、S12、S21、S22、S31、S32、S41、S42、S51、S52、S91、S92、SA1 和 Sa2，其中:
[0035]第十一开关S11的第一端连接至图像传感器的输出端Vpix，第二端连接至第十一电容C11的下极板，其中，通过该图像传感器的输出端VPIX，在后续步骤A的相应时段，该第十一开关S11闭合，实现对复位信号Vkst的采集；
[0036]第十二开关S12的第一端连接至图像传感器的输出端Vpix，第二端连接至第十二电容C12的下极板，其中，通过该图像传感器的输出端VPIX，在后续步骤C的相应时段，该第十二开关S12闭合,实现对光强信号Vsre的米集；
[0037]第零开关Stl的第一端连接至第十一电容C11的下极板，第二端连接至第十二电容C12的下极板；
[0038]第二十一开关S21的第一端连接至共模电压Vqi，第二端连接至第十一电容C11的上极板和第二i 电容C21的上极板；
[0039]第二十二开关S22的第一端连接至共模电压Vqi，第二端连接至第十二电容C12的上极板和第二十二电容C22的上极板；
[0040]第三十一开关S31的第一端连接至运算放大器的负输入端(V1J，第二端连接至第i 电容C11的上极板；
[0041]第三十二开关S32的第一端连接至运算放大器的正输入端(V1+)，第二端连接至第十二电容C12的上极板；
[0042]第四十一开关S41的第一端连接至运算放大器的负输入端，第二端连接至运算放大器的正输出端；
[0043]第四十二开关S42的第一端连接至运算放大器的正输入端，第二端连接至运算放大器的负输出端；
[0044]第五十一开关S51的第一端连接至共模电压Vai,第二端连接至运算放大器的正输出端；
[0045]第五十二开关S52的第一端连接至共模电压Vai,第二端连接至运算放大器的负输出端；
[0046]第Al开关Sai的第一端连接至负参考电压Ven，第二端连接至第二十一可编程电容C21的下极板；
[0047]第A2开关Sa2的第一端连接至正参考电压VKP，第二端连接至第二十二可编程电容C22的下极板；
[0048]第九十一开关S91的第一端连接至第Al开关Sai的第二端，第二端连接至本实施例模拟预处理电路的正输出端Vtff ;以及
[0049]第九十二开关S92的第一端连接至第A2开关Sa2的第二端，第二端连接至本实施例模拟预处理电路的负输出端VQN。
[0050]该相关双采样可编程增益放大电平位移单转差开关电容网络2与等效运算放大器一起:实现CDS的功能，减小FPN ;实现PGA的功能，放大有效光强信号，提高有效光强信号的范围，增强图像的对比度，减小模拟读出电路的等效输入噪声；实现LS和S2D的功能，使模拟读出预处理电路输出的信号与后续的全差分ADC输入信号兼容。
[0051]运算放大器I用于对相关双采样可编程增益放大电平位移单转差开关电容网络输出的信号利用运算放大器两输入端“虚短”及电荷守恒原理，实现⑶S、PGA、LS和S2D的功能。图4为图2所示模拟读出预处理电路中运算放大器的结构示意图。请参照图4，该运算放大器包括:晶体管M0?Mltl及偏置和共模反馈产生电路。其中:
[0052]第零晶体管Mtl，其栅极连接至偏置和共模反馈产生电路输出的偏置电压Vbpi，其源极连接至电源VDD，其漏极连接至第一晶体管M1的源极和第二晶体管M2的源极；
[0053]第一晶体管M1，其栅极连接至该运算放大器的正输入端VI+，其源极连接至第零晶体管M0的漏极，其漏极连接至第七晶体管M7的源极和第九晶体管M9的漏极；
[0054]第二晶体管M2，其栅极连接至该运算放大器的负输入端，其源极连接至第零晶体管M0的漏极，其漏极连接至第八晶体管M8的源极和第十晶体管Mltl的漏极；
[0055]第三晶体管M3，其栅极连接至偏置和共模反馈产生电路输出的偏置电压Vbpi，其源极连接至电源VDD，其漏极连接至第五晶体管M5的源极；
[0056]第四晶体管M4,其栅极连接至偏置和共模反馈产生电路输出的偏置电压Vbpi，其源极连接至电源VDD，其漏极连接至第六晶体管M6的源极；
[0057]第五晶体管M5，其栅极连接至偏置和共模反馈产生电路输出的偏置电压Vbp2，其源极连接至第三晶体管M3的漏极，其漏极连接至第七晶体管M7的漏极和该运算放大器I的负输出端;
[0058]第六晶体管M6，其栅极连接至偏置和共模反馈产生电路输出的偏置电压Vbp2，其源极连接至第四晶体管M4的漏极，其漏极连接至第八晶体管M8的漏极和该运算放大器I的正输出端I ；
[0059]第七晶体管M7，其栅极连接至偏置和共模反馈产生电路输出的偏置电压Vbn，其源极连接至第一晶体管M1的漏极和第九晶体管M9的漏极，其漏极连接至第五晶体管M5的漏极和该运算放大器I的负输出端;[0060]第八晶体管M8，其栅极连接至偏置和共模反馈产生电路输出的偏置电压Vbn，其源极连接至第二晶体管M2的漏极和第十晶体管Mltl的漏极，其漏极连接至第六晶体管M6的漏极和该运算放大器I的正输出端1+ ;
[0061]第九晶体管M9，其栅极连接至偏置和共模反馈产生电路输出的共模反馈电压Vcmfb,其源极连接至地Vss，其漏极连接至第一晶体管M1的漏极和第七晶体管M7的源极；
[0062]第十晶体管Mltl，其栅极连接至偏置和共模反馈产生电路输出的共模反馈电压Vcmfb，其源极连接至地Vss，其漏极连接至第二晶体管M2的漏极和第八晶体管M8的源极；
[0063]偏置和共模反馈产生电路用于利用控制信号F1D生成上述偏置电压Vbp1、Vbp2、Vbn和共模反馈电压Vqif +其中:
[0064](I)当运算放大器处于空闲状态时，在控制信号发生器产生的控制信号ro控制下把偏置电压Vbpi置为电源电压Vdd,从而使晶体管M0, M3, M4关断；把共模反馈电压Vcmfb置为地电平Vss，从而使晶体管M9, M10关断；晶体管M0, M3, M4, M9, M10关断，即空闲态没有直流通路，从而使运算放大器的直流通路关断，降低运算放大器的平均功耗；
[0065](2)当运算放大器处于工作状态时，在控制信号发生器产生的控制信号ro控制下把偏置电压Vbpi置为该运算放大器工作时需要的偏置电压，从而使晶体管McpMyM4导通；把共模反馈电压Vqifb置为该运算放大器工作时需要的共模反馈电压，从而使晶体管M9, M10导通；晶体管Mtl, M3, M4, M9, Mltl导通，从而使运算放大器的直流通路导通，运算放大器正常工作。
[0066]相关电平位移网络3用于提高运算放大器的等效增益，输出预处理后的信号。相关电平位移网络3与运算放大器I构成高增益的等效运算放大器。请参照图3，该相关电平位移网络3包括:开关S61，S62, S71, S72, S81, S82，相关电平位移电容Casi，Cas2，其中:
[0067]第六十一开关S61的第一端连接至运算放大器的正输出端，第二端连接至模拟预处理电路的正输出端(Vop)；
[0068]第六十二开关S62的第一端连接至运算放大器的负输出端，第二端连接至模拟预处理电路的负输出端(Vm)；
[0069]第七十一开关S71的第一端连接至运算放大器的正输出端，第二端通过第一相关电平位移电容Casi连接至模拟预处理电路的正输出端(Vqp)；
[0070]第七十二开关S72的第一端连接至运算放大器的负输出端，第二端通过第二相关电平位移电容Cas2连接至模拟预处理电路的负输出端(Vw)；
[0071]第八十一开关S81的第一端连接至共模电压Vai,第二端连接至第七十一开关S71的
A-Ap ~.上山
弟.~-? ；
[0072]第八十二开关S82的第一端连接至共模电压Vai,第二端连接至第七十二开关S72的
A-Ap ~.上山
弟一觸。[0073]控制信号发生器4，用于为所述运算放大器1、相关双采样可编程增益放大电平位移单转差开关电容网络2和相关电平位移网络3提供控制信号。其中，控制逻辑如下:
[0074]步骤A，向各开关发送采样像素输出复位电压Vkst和参考电压Ven的信号，包括:开关 Sn、S21, Sai 闭合；其余开关 S。、S12, S22, S31 > S32、S41, S42, S51, S52, S61, S62, S71, S72, S81, S82,S91 > S92和Sa2打开，对像素输出的复位电压Vkst和参考电压Ven进行米样；
[0075]步骤B，向各开关发送像素输出的复位电压Vkst和参考电压Vkn采样完成信号，包括:开关 S21 先打开，开关 S11 和 Sai 再打开；其余开关 Sc^ S12、S22、S31、S32、S41、S42、S51、S52、S61、S62> S71, S72, S81, S82, S91, S92和Sa2保持打开状态不变；完成对Vkst和Ven的采样；
[0076]步骤C，向各开关发送采样像素输出的光强电压信号Vsrc和参考电压VKP、启动运算放大器及复位运算放大器的信号，包括:开关S12、S22、S41、S42、S51、S52、Sa2闭合；其余开关Stl,S11, S21, S31, S32, S61, S62, S71, S72, S81, S82, S91, S92, Sai 保持打开状态；对像素输出的光强电压信号Vsk和参考电压Vkp进行采样，启动运算放大器，并对运算放大器进行复位；
[0077]步骤D，向各开关发送像素输出的复位电压Vsk和参考电压Vkp采样及运算放大器复位完成信号，包括:开关S22先打开；开关S12、S41、S42、S51、S52和Sa2再打开；S61、S62、S81、S82保持闭合状态；其余开关 s。，S11, S21, S31, S32, S61、S62、S71、S72、S81、S82、S91、S92、Sai 保持打开状态；完成对像素输出的 光强电压信号Vsre和参考电压Vkp的米样,对运算放大器的复位；
[0078]步骤E,向各开关发送建立预输出电压的信号,包括:开关S。、S31 > S32> S61 > S62> S81 >S82> S91、S92 闭合；其余开关 Sn，S12, S21, S22, S41, S42, S51, S52, S71, S72, Sai 和 Sa2 保持打开状态；对输出电压进行预建立，并把预建立的输出电压存储在相关电平位移电容Casi和Cas2上；
[0079]由电荷守恒可求得预建立的差分输出电压为:
[0080]Vopi=T/ (1+T) * [Vffl+0.5*A* (Vest-Vsig) ] (1-a)
[0081 ] Voni=T/ (1+T) * [VEP-0.5*A* (Vest-Vsig) ] (l_b)
[0082]预输出电压为:
[0083]V01=V0p1-Vqii= [T/ (1+T) ] * [A*Vpix_VK] (2)
[0084]其中，Cn=C12=C1A1=C22=C2;
[0085]T为环路增益，等于F*G ；
[0086]F为反馈系数，等于C2/ (C^C2)；
[0087]G为运算放大器的增益；
[0088]A为可编程增益放大器的增益，等于CVC2，通过改变可编程电容C2的值，对增益A进行编程；
[0089]Vpix为像素输出的有效电压，即为电路完成相关双采样功能后的电压，等于
V -V.vRST vSIG，
[0090]Ve为位移电平，等于Vep-Ven ；
[0091]步骤F，向各开关发送建立最终输出电压的信号，包括:开关S61、S62、S81和S82打开，之后开关 S71 和 S72 闭合；其余开关 S。，S11, S12, S21, S22, S31, S32, S41, S42, S51, S52, S91, S92, Sai 和Sa2保持打开状态不变；
[0092]存储在电容Cas上的预建立输出电压的电荷转移到后续ADC的采样电容Q上，得到最终的差分输出电压为:
[0093]Vop2= [Teq/ (I+Teq) ] * [V謂+0.5*A* (Vest-Vsig) ] (3_a)[0094]Von2= [Teq/ (1+Teq) ] * [VEP-0.5*A* (Vest-Vsig) ] (3_b)
[0095]最终输出电压为:
[0096]V02=V0p2-V0n2= [Teq/ (1+Teq) ] * [A*VPix-VE] (4)
[0097]其中，Ccls「CCLS2-Ccls;
[0098]假设运算放大器为单级运算放大器，则λ = [C2* (C^Cin) / (C^C^C^) +CL]/Ccls, Cin为运算放大器的输入寄生电容，Cl为该模拟读出预处理电路的负载电容；
[0099]Teq 为等效环路增益，Teq=T* (2+ λ +Τ)/(l+λ) ^ T2/ (1+λ)；
[0100]步骤G，向各开关和运算放大器发送空闲态的信号，包括:开关S71和S72打开；其余开关 S。，S11, S12, S21, S22, S31, S32, S41, S42, S51, S52, S61, S62, S81, S82, S91, S92, Sai 和 Sa2 保持打开状态不变；运算放大器偏置断电，使运算放大器处于休眠状态；
[0101]在下一次启动信号的作用下，该预处理电路从第A步开始工作，到第G步预处理电路再次进入空闲状态，等待下次启动信号；该预处理电路在控制信号发生器的控制下有序工作，完成相关双采样、放大、电平位移及单转差等功能。
[0102]本实施例中，控制信号发生器由硬件电路来实现。图5为图2所示模拟读出预处理电路中控制信号发生器的电路图。请参照图5，该控制信号发生器包括:一个3位的第一计数器I1 ;一个两输入的异或门I2 ;三个两输入的与门13、14、I7 ;两个三输入的与门15、I6 ;三个延时单元 18、19、I10 ;九个缓冲器 In、112、113、114、115、116、117、118、I190 其中:
[0103]第一计数器I1，为3位计数器，其三输入端分别连接至启动信号Start、时钟CLK、复位信号RST_n ;其具有六输出端Qyqpqc^qrvqnpqntl ;其中qn2、qrip qr^端输出的信号分别是q2、Qi> Q0端输出信号的反；
[0104]第二异或门I2，为两输入异或门，其两输入端分别连接至第一计数器I1的输出端
Qi > Qo ；
[0105]第三与门I3，为两输入与门，其两输入端分别连接至第一计数器I1的输出端q2、Qn1 ；
[0106]第四与门I4，为两输入与门，其两输入端分别连接至第一计数器I1的输出端q2、Qi ；
[0107]第五与门I5，为三输入与门，其三输入端分别连接至第一计数器I1的输出端q2、q1、qn0 ；
[0108]第六与门I6，为三输入与门，其三输入端分别连接至第一计数器I1的输出端q2、q1、
Qo ；
[0109]第七与门17，为两输入与门，其两输入端分别连接至第一计数器I1的输出端qn2和第二异或门I2的输出端；
[0110]第八延时单元I8，其输入端连接至第三与门I3的输出端；其输出端连接至第十三缓冲器I13的输入端；
[0111]第九延时单元I9，其输入端连接至第四与门I4的输出端；其输出端连接至第十五缓冲器I13的输入端；
[0112]第十延时单元I10，其输入端连接至第七与门I7的输出端；其输出端连接至第i缓冲器I11的输入端；
[0113]第十一缓冲器I11,其输入端连接至第十延时单元I10的输出端；其输出端连接至控制信号O1;
[0114]第十二缓冲器I12，其输入端连接至第七与门I7的输出端；其输出端连接至控制信号O1 ;
[0115]第十三缓冲器I13，其输入端连接至第八延时单元I8的输出端；其输出端连接至控制信号Φ2 ；
[0116]第十四缓冲器I14，其输入端连接至第三与门I3的输出端；其输出端连接至控制信号Φ2 ；
[0117]第十五缓冲器I15，其输入端连接至第九延时单元I9的输出端；其输出端连接至控制信号Φ3 ;[0118]第十六缓冲器I16，其输入端连接至第四与门I4的输出端；其输出端连接至控制信
号Φ3 ；
[0119]第十七缓冲器I17，其输入端连接至第五与门I5的输出端；其输出端连接至控制信号Φ4 ；
[0120]第十八缓冲器I18，其输入端连接至第六与门I6的输出端；其输出端连接至控制信
号Φ5 ；
[0121]第十九缓冲器I19，其输入端连接至第一计数器I1的输出端qn2 ;其输出端连接至控制信号H)。
[0122]以下介绍该控制信号发生器的控制逻辑:
[0123](I)第一计数器I1在启动信号Start的触发下开始从bOOl到 bill计数,之后第一计数器进入空闲态bOOO,并等待下一个启动信号
Start的到来；计数期间，第一计数器不能重新启动，但可以在复位信号RST_n的作用下复位，进入空闲态。
[0124](2)第一计数器输出计数值q2、qQ及它们的反qn2、qr^、qnQ,经过异或门I2,两输入与门13、14、17，三输入与门15、16，延时单元18、19、I1Q，缓冲器In、112、113、114、115、116、117、118、119构成的组合逻辑电路产生模拟读出预处理电路工作的控制信号
Φ3、Φ3、Φ4、Φ5、Ρ?。
[0125]其中，控制信号O1控制模拟读出预处理电路的开关S21 ;控制信号O1控制模拟读出预处理电路的开关sn、sA1 ;控制信号φ2控制模拟读出预处理电路的开关S22、S41、S42、S51、S52 ;控制信号φ2’控制模拟读出预处理电路的开关S12、Sa2 ;控制信号03控制模拟读出预处理电路的开关S31、S32、S91、S92 ;控制信号φ3’控制模拟读出预处理电路的开关Stl ;控制信号Φ4控制模拟读出预处理电路的开关s61、S62, S81, S82 ;控制信号φ5控制模拟读出预处理电路的开关S71、S72 ;控制信号ro控制模拟读出预处理电路的运算放大器。
[0126]至此，已经结合附图对本实施例进行了详细描述。依据以上描述，本领域技术人员应当对本发明用于固态图像传感器的模拟读出预处理电路及其控制方法有了清楚的认识。
[0127]此外，上述对各元件和方法的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换。
[0128]综上所述，本发明用于固态图像传感器的模拟读出预处理电路及其控制方法与传统的预处理电路相比，具有面积小、功耗低的优点，同时还具有对运算放大器增益要求低、且只需要一个运算放大器等优点。[0129]以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【权利要求】
1.一种用于固态图像传感器的模拟读出预处理电路，其特征在于，包括: 相关双采样可编程增益放大电平位移单转差开关电容网络，用于实现固态图像传感器输出的信号的采集与预处理，其中，该信号包括:复位信号Vkst和光强信号Vsk，以及负参考电压Ven和正参考电压Vkp;该预处理至少包括:去除采集信号的噪声；对有效光强信号(Vrst-Vsig)的放大； 运算放大器，其正输入端V1+和负输入端V1-连接至所述相关双采样可编程增益放大电平位移单转差开关电容网络的两输出端，用于对所述相关双采样可编程增益放大电平位移单转差开关电容网络输出的信号利用运算放大器两输入端“虚短”及电荷守恒原理，实现相关双采样、可编程增益放大器、电平位移和单转差的功能； 相关电平位移网络，其两输入端连接至所述运算放大器的正输出端和负输出端，用于提高所述运算放大器的等效增益，输出最终的预处理后的信号；以及 控制信号发生器，用于为所述运算放大器、相关双采样可编程增益放大电平位移单转差开关电容网络和相关电平位移网络提供控制信号。
2.根据权利要求1所述的模拟读出预处理电路，其特征在于，所述相关双采样可编程增益放大电平位移单转差开关电容网络包括: 第十一开关(S11),其第一端连接至图像传感器的输出端，第二端连接至第十一电容(C11)的下极板； 第十二开关(S12),其第一端连接至图像传感器的输出端，第二端连接至第十二电容C12的下极板； 第零开关(Stl),其第一端连接至第十一电容(C11)的下极板，第二端连接至第十二电容C12的下极板； 第二十一开关(S21),其第一端连接至共模电压(Vai)，第二端连接至第十一电容(C11)的上极板和第二^ 电容(C21)的上极板； 第二十二开关(S22)，其第一端连接至共模电压(Vai)，第二端连接至第十二电容(C12)的上极板和第二十二电容(C22)的上极板； 第三十一开关(S31)，其第一端连接至运算放大器的负输入端V1-，第二端连接至第十一电容(C11)的上极板； 第三十二开关(S32)，其第一端连接至运算放大器的正输入端VI+，第二端连接至第十二电容(C12)的上极板； 第四十一开关(S41)，其第一端连接至运算放大器的负输入端V1-，第二端连接至运算放大器的正输出端Vo+ ; 第四十二开关(S42)，其第一端连接至运算放大器的正输入端VI+，第二端连接至运算放大器的负输出端N0-; 第五十一开关(S51),其第一端连接至共模电压(Vai)，第二端连接至运算放大器的正输出立而V0+ ； 第五十二开关(S52),其第一端连接至共模电压(Vai)，第二端连接至运算放大器的负输出端V。-; 第Al开关(Sai)，其第一端连接至负参考电压Vkn，第二端连接至第二十一可编程电容(C21)的下极板；第A2开关(Sa2)，其第一端连接至正参考电压VKP，第二端连接至第二十二可编程电容(C22)下极板； 第九十一开关(S91),其第一端连接至第Al开关(Sai)的第二端，第二端连接至所述模拟预处理电路的正输出端Vtff ;以及 第九十二开关(S92),其第一端连接至第A2开关(Sa2)的第二端，第二端连接至所述模拟预处理电路的负输出端V0N。
3.根据权利要求2所述的模拟读出预处理电路，其特征在于，所述运算放大器包括: 偏置和共模反馈产生电路，利用控制信号ro生成偏置电压VBP1、VBP2, Vbn和共模反馈电压 Vcmfb， 第零晶体管(Mtl)，其栅极连接至所述偏置电压Vbpi，其源极连接至电源Vdd ； 第一晶体管(M1)，其栅极连接至该运算放大器的正输入端V1+，其源极连接至第零晶体管(Mtl)的漏极，其漏极连接至第七晶体管(M7)的源极和第九晶体管(M9)的漏极； 第二晶体管(M2)，其栅极连接至该运算放大器的负输入端，其源极连接至第零晶体管(Mtl)的漏极，其漏极连接至第八晶体管(M8)的源极和第十晶体管(Mltl)的漏极； 第三晶体管(M3)，其栅极连接至所述偏置电压Vbpi，其源极连接至电源VDD，其漏极连接至第五晶体管(M5)的源极； 第四晶体管(M4)， 其栅极连接至所述偏置电压Vbpi，其源极连接至电源VDD，其漏极连接至第六晶体管(M6)的源极； 第五晶体管(M5),其栅极连接至所述偏置电压Vbp2，其漏极连接至第七晶体管(M7)的漏极和该运算放大器的负输出端; 第六晶体管(M6),其栅极连接至所述偏置电压Vbp2，其漏极连接至第八晶体管(M8)的漏极和该运算放大器的正输出端1+ ; 第七晶体管(M7),其栅极连接至所述偏置电压Vbn; 第八晶体管(M8),其栅极连接至所述偏置电压Vbn; 第九晶体管(M9)，其栅极连接至所述共模反馈电压Vqifb,其源极连接至地Vss ；以及 第十晶体管(Mltl)，其栅极连接至所述共模反馈电压Vqifb，其源极连接至地Vss ； 其中，所述偏置和共模反馈产生电路中，(I)当运算放大器处于空闲状态时，在控制信号H)控制下把偏置电压Vbpi置为电源电压Vdd ;把共模反馈电压Vcmfb置为地电平Vss ; (2)当运算放大器处于工作状态时，在控制信号H)控制下把偏置电压Vkpi置为该运算放大器工作时需要的偏置电压；把共模反馈电压Vqifb置为该运算放大器工作时需要的共模反馈电压。
4.根据权利要求3所述的模拟读出预处理电路，其特征在于，所述相关电平位移网络包括: 第六十一开关(S61)，其第一端连接至运算放大器的正输出端％+，第二端连接至模拟预处理电路的正输出端Vtff; 第六十二开关(S62)，其第一端连接至运算放大器的负输出端，第二端连接至模拟预处理电路的负输出端Vm ； 第七十一开关(S71)，其第一端连接至运算放大器的正输出端％+，第二端通过第一相关电平位移电容(Casi)连接至模拟预处理电路的正输出端Vw ； 第七十二开关(S72)，其第一端连接至运算放大器的负输出端Vy，第二端通过第二相关电平位移电容(Cas2)连接至模拟预处理电路的负输出端Vw ； 第八十一开关(S81)，其第一端连接至共模电压(Vqi)，第二端连接至第七十一开关(S71)的第二端；以及 第八十二开关(S82)，其第一端连接至共模电压(Vqi)，第二端连接至第七十二开关(S72)的第二端。
5.根据权利要求4所述的模拟读出预处理电路，其特征在于，所述控制信号发生器的控制逻辑包括: 步骤A，令第十一开关(S11)、第二十一开关(S21)、第Al开关(Sai)闭合；令第零开关(S。)、第十二开关(S12)、第二十二开关(S22)、第三十一开关(S31)、第三十二开关(S32)、第四十一开关(S41)、第四十二开关(S42)、第五十一开关(S51)、第五十二开关(S52)、第六十一开关(S61)、第六十二开关(S62)、第七十一开关(S71)、第七十二开关(S72)、第八十一开关(S81)、第八十二开关(S82)、第九十一开关(S91)、第九十二开关(S92)和第A2开关(Sa2)打开； 步骤B，令第二十一开关(S21)先打开，第十一开关(S11)和第Al开关(Sai)再打开；第零开关(Stl)、第十二开关(S12)、第二十二开关(S22)、第三十一开关(S31)、第三十二开关(S32)、第四十一开关(S41)、第四十二开关(S42)、第五十一开关(S51)、第五十二开关(S52)、第开关(S61)、第六十二开关(S62)、第七^ 开关(S71)、第七十二开关(S72)、第八^开关(S81)、第八十二开关(S82)、第九十一开关(S91)、第九十二开关(S92)和第A2开关(Sa2)保持打开状态不变 步骤C，令第十一开 关(s12)、第二十二开关(s22)、第四十一开关(s41)、第四十二开关(S42)、第五十一开关(S51)、第五十二开关(S52)、第A2开关(Sa2)闭合；令第零开关(Stl)、第十一开关(Sn)、第二十一开关(S21)、第三十一开关(S31)、第三十二开关(S32)、第六十一开关(S61)、第六十二开关(S62)、第七十一开关(S71)、第七十二开关(S72)、第八十一开关(S81)、第八十二开关(S82)、第九十一开关(S91)、第九十二开关(S92)、第Al开关(Sai)保持打开状态； 步骤D，令第二十二开关(S22)先打开；第十二开关(S12)、第四十一开关(S41)、第四十二开关(S42)、第五十一开关(S51)、第五十二开关(S52)和第A2开关(Sa2)再打开；令第六十一开关(S61)、第六十二开关(S62)、第八十一开关(S81)、第八十二开关(S82)保持闭合状态；令第零开关(Stl)、第十一开关(Sn)、第二十一开关(S21)、第三十一开关(S31)、第三十二开关(S32)、第六十一开关(S61)、第六十二开关(S62)、第七十一开关(S71)、第七十二开关(S72)、第八十一开关(S81)、第八十二开关(S82)、第九十一开关(S91)、第九十二开关(S92)、第Al开关(Sai)保持打开状态； 步骤E，令第零开关⑶)、第三十一开关(S31)、第三十二开关(S32)、第六十一开关(S61)、第六十二开关(S62)、第八十一开关(S81)、第八十二开关(S82)、第九十一开关(S91)、第九十二开关(S92)闭合；令第十一开关(Sn)、第十二开关(S12)、第二十一开关(S21)、第二十二开关(S22)、第四十一开关(S41)、第四十二开关(S42)、第五十一开关(S51)、第五十二开关(S52)、第七十一开关(S71)、第七十二开关(S72)、第Al开关(Sai)和第A2开关(Sa2)保持打开状态； 步骤F，令第六十一开关(S61)、第六十二开关(S62)、第八十一开关(S81)和第八十二开关(S82)打开，之后第七十一开关(S71)和第七十二开关(S72)闭合；令第零开关(Sci)、第十一开关(Sn)、第十二开关(S12)、第二十一开关(S21)、第二十二开关(S22)、第三十一开关(S31)、第三十二开关(S32)、第四十一开关(S41)、第四十二开关(S42)、第五十一开关(S51)、第五十二开关(S52)、第九十一开关(S91)、第九十二开关(S92)、第Al开关(Sai)和第A2开关(Sa2)保持打开状态不变； 步骤G，令第七十一开关(S71)和第七十二开关(S72)打开；令第零开关(\)、第十一开关(S11)、第十二开关(S12)、第二十一开关(S21)、第二十二开关(S22)、第三十一开关(S31)、第三十二开关(S32)、第四十一开关(S41)、第四十二开关(S42)、第五十一开关(S51)、第五十二开关(S52)、第六十一开关(S61)、第六十二开关(S62)、第八十一开关(S81)、第八十二开关(S82)、第九十一开关(S91)、第九十二开关(S92)、第Al开关(Sai)和第A2开关(Sa2)保持打开状态不变。
6.根据权利要求5所述的模拟读出预处理电路，其特征在于，所述控制信号发生器包括: 第一计数器(I1)，为3位计数器，其三输入端分别连接至启动信号Start、时钟CLK、复位信号RST_n ;其具有六输出端Qyqpqc^qrvqnpqnci ;其中Qrvqripqnci端输出的信号分别是q2、q0端输出信号的反； 第二异或门(I2)，为两输入异或门，其两输入端分别连接至第一计数器(I1)的输出端Qi > Qo ； 第三与门(I3)，为两输入与门，其两输入端分别连接至第一计数器(I1)的输出端q2、Qn1 ； 第四与门(I4)，为两输入与门，其两输入端分别连接至第一计数器(I1)的输出端q2、Qi ； 第五与门(I5)，为三输入与门，其三输入端分别连接至第一计数器(I1)的输出端q2、q1、qn0 ； 第六与门(I6)，为三输入与门，其三输入端分别连接至第一计数器(I1)的输出端q2、qpQo ； 第七与门(I7)，为两输入与门，其两输入端分别连接至第一计数器(I1)的输出端9112和第二异或门(I2)的输出端； 第八延时单元(I8)，其输入端连接至第三与门(I3)的输出端；其输出端连接至第十三缓冲器(I13)的输入端； 第九延时单元(I9)，其输入端连接至第四与门(I4)的输出端；其输出端连接至第十五缓冲器(I13)的输入端； 第十延时单元(Iltl),其输入端连接至第七与门(I7)的输出端；其输出端连接至第十一缓冲器(I11)的输入端； 第十一缓冲器(I11),其输入端连接至第十延时单元(Iltl)的输出端；其输出端连接至控制信号O1 ; 第十二缓冲器(I12)，其输入端连接至第七与门(I7)的输出端；其输出端连接至控制信号O1 ; 第十三缓冲器(I13)，其输入端连接至第八延时单元(I8)的输出端；其输出端连接至控制信号φ2;第十四缓冲器(I14)，其输入端连接至第三与门(I3)的输出端；其输出端连接至控制信号Φ2 ； 第十五缓冲器(I15)，其输入端连接至第九延时单元(I9)的输出端；其输出端连接至控制信号φ3; 第十六缓冲器(I16)，其输入端连接至第四与门(I4)的输出端；其输出端连接至控制信号Φ3 ； 第十七缓冲器(I17)，其输入端连接至第五与门(I5)的输出端；其输出端连接至控制信号Φ4; 第十八缓冲器(I18)，其输入端连接至第六与门(I6)的输出端；其输出端连接至控制信号Φ5;以及 第十九缓冲器(I19)，其输入端连接至第一计数器(I1)的输出端qn2;其输出端连接至控制信号H)； 其中，控制信号O1控制第二十一开关(S21);控制信号01控制第十一开关(Sn)、第Al开关(Sai);控制信号Φ2控制第二十二开关(S22)、第四十一开关(S41)、第四十二开关(S42)、第五十一开关(S51)、第五十二开关(S52);控制信号02控制第十二开关(S12)、第Α2开关(Sa2);控制信号03控制第三^ 开关(S31)、第三十二开关(S32)、第九^ 开关(S91)、第九十二开关(S92);控制信号Φ3控制第零开关(Stl);控制信号Φ4控制第六十一开关(S61)、第六十二开关(S62)、第八^ 开关(S81)、第八十二开关(S82);控制信号05控制第七^^一开关(S71)、第七十二开关(S72);控制信号ro控制运算放大器。
7.根据权利要求6所述的模拟读出预处理电路，其特征在于，所述第一计数器(I1)在启动信号Start的触发下开始从q^qd=〗’ bOOl到。-他=〗’ bill计数,之后计数器进入空闲态q^q。=]’ bOOO,并等待下一个启动信号Start的到来。
8.根据权利要求7所述的模拟读出预处理电路，其特征在于，在所述第一计数器(I1)的计数期间，该第一计数器(I1)不能重新启动，但可以在复位信号RST_n的作用下复位，进入空闲态。
【文档编号】H04N5/378GK103905750SQ201410097892
【公开日】2014年7月2日 申请日期:2014年3月17日 优先权日:2014年3月17日
【发明者】李全良, 吴南健, 刘力源, 韩烨 申请人:中国科学院半导体研究所