一种基于fpga可重构的ofdm信噪比增强系统的制作方法
【专利摘要】本发明涉及一种基于FPGA可重构的OFDM信噪比增强系统，包括发射端和接收端，发射端包括时钟生成模块、长短序列生成模块、快速傅里叶逆变换模块和循环前缀与峰值加窗处理模块；时钟生成模块用于生成时钟信号；长短序列生成模块用于形成长训练序列和短训练序列；快速傅里叶逆变换模块调用FPGA提供的IP核实现；循环前缀与峰值加窗处理模块中循环前缀处理为在计算出快速傅立叶逆变换样值后，将一个循环前缀加到样值前，形成一个循环的OFDM信号，峰值加窗处理为选择非线性的矩形窗函数与信号进行相乘。本发明采用FPGA实现，不再需要设计ASIC电路，并可提高系统集成度和可靠性，同时降低了实现的成本与难度。
【专利说明】—种基于FPGA可重构的OFDM信噪比增强系统
【技术领域】
[0001]本发明涉及无线通信【技术领域】，特别是涉及一种基于FPGA可重构的OFDM信噪比增强系统。
【背景技术】
[0002]随着通信技术的飞速发展，数据的传输效率问题变得尤其突出。无线通信的更新换代，实质上就是传输速率和效率的不断优化和提高。正交频分复用技术OFDM (OrthogonalFrequencyDivisionMultiplexing)正是在这个过程中显示了其重要的应用价值。
[0003]OFDM是一种同时传输数据的方法，在多个条平行的载波频率中使用傅里叶调制和解调转换处理。OFDM对多载波高数据率传输提供了很多的优势，特别是在移动通信应用中。因此，OFDM系统正在成为一个关键技术广泛部署在宽带接入的无线通信系统中，如无线局域网、数字音频和数字视频广播、无线网络、WiMAX和LTE等。
[0004]对信息速率和效率的需求不断攀升，普通用户迫切希望获得更加便捷高速的信息流量服务，要求更方便的数据接入，更高的数据传输速率。因此问题的关键在于选择合适的调制技术和方式。OFDM技术已经慢慢成了无限通信传输中的优化解决方案。
[0005]尽管有这些优势，OFDM系统也有一些弊端，如峰值对平均值功率比(PAPR)以及副载波同步。峰值平均功率比问题是多载波调制系统中普遍存在的一个问题，这也是设备商们考虑的一个重要因素。因为PAPR过高会使得发送端对功率放大器的线性要求很高，这就意味着要提供额外功率、电池备份和扩大设备的尺寸，进而增加基站和用户设备的成本。
[0006]作为多载波调制的一种特殊情况。OFDM信号由多个子载波信号组成，这些子载波信号由不同的调制符号独立调制，虽然各个子载波的相位是相互独立的，但是当子载波个数增加时，如果把各个子载波信号看成相位随机的余弦信号，则所有子载波信号叠加得到的OFDM信号包络将起伏不定，并且不可避免的产生许多较高的峰值，导致信号峰均功率比很闻。
[0007]高的PAPR值一方面要求功率放大器工作在大功率补偿状态下，这将功率放大器的效率特别低，从而极大的提高了发射机的成本；另一方面，由于移动终端能量很有限，从而要求高效的功率放大。
【发明内容】
[0008]本发明所要解决的技术问题是提供一种基于FPGA可重构的OFDM信噪比增强系统，用降低峰值对平均值功率比(PAPR)值来提高系统信噪比，同时降低实现的难度和复杂度。
[0009]本发明解决其技术问题所采用的技术方案是:提供一种基于FPGA可重构的OFDM信噪比增强系统，包括发射端和接收端，所述发射端将原始数据分成若干序列，并调制不同的子载波，在充分地利用频率资源的前提下，把多个子载波叠加起来发射出去；所述接收端恢复出多个载波，并将每个子载波的数据解调出来，所述发射端包括时钟生成模块、长短序列生成模块、快速傅里叶逆变换模块和循环前缀与峰值加窗处理模块；所述时钟生成模块用于生成时钟信号；所述长短序列生成模块用于形成长训练序列和短训练序列；所述快速傅里叶逆变换模块调用FPGA提供的IP核实现；所述循环前缀与峰值加窗处理模块中循环前缀处理为在计算出快速傅立叶逆变换样值后，将一个循环前缀加到样值前，形成一个循环的OFDM信号，峰值加窗处理为选择非线性的矩形窗函数与信号进行相乘。
[0010]所述发射端还包括数据符号调制模块，所述数据符号调制模块将16QAM调制融入到信号预处理中，并将独立的两路基带信号同时进行调制。
[0011]所述接收端设定一个采样时钟值，当计算导频的相位偏差大于采样时钟值时舍弃数据，依据临近数据完成偏差的近似补偿。
[0012]所述短训练序列用于进行信号检测，自动增益控制，符号定时和粗频率偏差估计；所述长训练序列用于精确的频率偏差估计和信道估计。
[0013]所述时钟生成模块用FPGA提供的高性能时钟管理模块生成时钟信号。
[0014]有益效果
[0015]由于采用了上述的技术方案，本发明与现有技术相比，具有以下的优点和积极效果:本发明采用EDA技术中非常重要的组成部分FPGA(Field — ProgrammableGateArray),即现场可编程逻辑门阵列。由于其内部拥有丰富的功能模块和逻辑模块资源，因此不再需要设计ASIC电路，又因为其内部有丰富的I/O引脚，从而可提高系统集成度和可靠性。因此将OFDM系统的基带处理在单个中低端FPGA芯片中进行设计与实现，降低了实现的成本与难度，是EDA技术与无线通信技术的融合。
【专利附图】
【附图说明】
[0016]图1是OFDM基带系统架构框图；
[0017]图2是OFDM系统框图。
【具体实施方式】
[0018]下面结合具体实施例，进一步阐述本发明。应理解，这些实施例仅用于说明本发明而不用于限制本发明的范围。此外应理解，在阅读了本发明讲授的内容之后，本领域技术人员可以对本发明作各种改动或修改，这些等价形式同样落于本申请所附权利要求书所限定的范围。
[0019]本发明设计的OFDM系统在发射端采用多个载波和多个信道，将原始数据分成若干序列，并调制不同的子载波，在充分地利用频率资源的前提下，把多个子载波叠加起来发射出去。接收端恢复出多个载波，并将每个子载波的数据解调出来。整个系统框图如图2所示。
[0020]发射端主体结构分为数字处理部分和调制部分，系统将原始数字信号处理成另一种数据流输出，整个调制过程视为一个过程函数。设计OFDM系统的过程即实现函数的变换。接收端的过程和发射端类似，进行过程的相反运算。
[0021]下面说明本发明具体实施方法，如图1所示，分为发射端和接收端两个大的模块进行展示，由于接收端与发射端类似，是发射端的逆向过程，所以对发射端的说明较详细。
[0022]一、发射端部分[0023]整个发射端的信号处理主模块包括时钟生成模块、长短序列生成模块、数据符号调制模块、IFFT模块、循环前缀与峰值加窗处理模块。
[0024](I)时钟生成模块:
[0025]本发明设计的OFDM系统，大多是基于始终边沿触发的同步时序电路，这对于控制时钟的周期、占空比、延时和抖动都有很高要求。为了提高时钟信号质量，本发明用FPGA提供的高性能时钟管理模块(DCM)来生成时钟信号，即提高了时钟信号的质量，又为设计提供方便。
[0026](2)长短序列生成模块:
[0027]短训练序列的主要用途是进行信号检测，自动增益控制(AGC)，符号定时和粗频率偏差估计。长训练序列主要用于精确的频率偏差估计和信道估计。
[0028]长短训练序列生成模块采用20MHz的基带处理时钟，复位信号为低电平有效的一部复位信号，从MCU送来的控制信号STS_ACK用来启动模块开始工作，STS_ACK会持续拉高161个时钟，实际上STS_ACK就是模块工作的使能信号，模块一个周期的16个时域样值被存入片内ROM中，ROM的地址信号有一个模16的计数器生成，当STS_ACK为高时，生成的地址控制信号控制ROM将其中存储的16个模块样值重复读取10个周期，形成标准所规定的短训练序列。长训练序列的生成方法与短训练序列的生成方法类似，短训练序列的片内ROM为16字X16位，长训练序列的片内ROM被设定为64字X16位，读取时通过对ReadAddrsee的控制先输出后32个地址空间中的样值形成CP，然后整个ROM中的样值按顺序重复读两次，从而形成整个长训练序列。
[0029](3)数据符号调制模块——16QAM
[0030]根据不同的速率要求，OFDM系统的子载波需要不同的调制方式、在本发明中，将用到16QAM调制，与其他调制技术相比，能得到较高的频谱效率，抗噪声能力也更强。QAM是一种振幅和相位联合键控，将两种信号汇合到一个信道的调制方法。用独立的两路基带信号对相互正交的两个同频载波进行调幅，利用同一带宽内的正交性，实现两路并行的数字信息的传输。信号的振幅和相位作为两个独立的参量同时受到调制，很大程度上减小了误码率。
[0031](4)快速傅里叶逆变换IFFT
[0032]IFFT/FFT是整个系统的核心部分，关系到整个系统算法的正确与否。为了保证运算结果的准确性，本发明设计的OFDM系统将直接调用FPGA内部的IP核完成IFFT/FFT模块的实现。
[0033](5)循环前缀
[0034]在本发明设计中添加循环前缀技术能有效的解决符号干扰和信道间干扰问题。具体实现方法是，在计算出快速傅立叶逆变换样值后，将一个循环前缀加到样值前，形成一个循环的OFDM信号，能够有效的解决子载波之间的干扰问题。
[0035](6)峰值加窗处理
[0036]峰值加窗处理是直接限幅法的优化，在直接限幅法中，大于门限值的信号幅值被强行的降低，带来了较大的带内和带外噪声。本发明的关键模块就是降低OFDM系统PAPR值的模块，本发明选择的降低PAPR值的方法是峰值加窗处理，该方法既实现简单，又有效。具体实现方法是选择非线性的矩形窗函数与信号进行相乘，既能降低PAPR值，又能降低噪声。
[0037]不难发现，FPGA能够提供硬件必要的的速度和稳定性，且无需类似自定制ASIC设计的巨额前期费用的大规模投入。FPGA利用硬件并行的优势，打破了顺序执行的模式，在每个时钟周期内完成更多的处理任务，丰富的输入和输出(I/O)为满足应用需求提供了更快速的响应时间和专业化的功能。FPGA不使用操作系统，拥有真正的并行执行和专注于每一项任务的确定性硬件，极大地提高了其稳定性。
[0038]二、接收端部分
[0039]接收端的过程和发射端类似，包括同步，循环前缀去除，FFT，子载波解调部分。由于同步在任何通信系统的设计中都是至关重要的部分，接收端的设计除了对数据发射部分的逆处理外，重点在于信号检测的同步和解调。
[0040]接收端在空闲时不断进行信号的检测，以判断是否有信号到达。到达后进行接收信号和短训练符号的相关运算，完成帧检测和符号同步。即使具有再高的精度和设计算法，也不能完全消除接收机和发射机之间偏差，进而导致FFT周期的偏差，从而发生信道间的干扰。解决办法是设定一个采样时钟值，当计算导频的相位偏差大于采样时钟时舍弃数据，依据临近数据完成偏差的近似补偿。这样处理肯定会有偏差，从而对系统性能产生影响，但是这样降低了硬件的使用和实现的复杂性，提高了算法的运算速度。
[0041]由此可见，本发明利用成熟的现场可编程逻辑门技术，以FPGA内部丰富的功能模块和逻辑模块资源为基础，完成对OFDM系统的设计，片上系统和控制芯片模块通过系统快速总线连接，节约内部资源简化电路设计。
【权利要求】
1.一种基于FPGA可重构的OFDM信噪比增强系统，包括发射端和接收端，所述发射端将原始数据分成若干序列，并调制不同的子载波，在充分地利用频率资源的前提下，把多个子载波叠加起来发射出去；所述接收端恢复出多个载波，并将每个子载波的数据解调出来，其特征在于，所述发射端包括时钟生成模块、长短序列生成模块、快速傅里叶逆变换模块和循环前缀与峰值加窗处理模块；所述时钟生成模块用于生成时钟信号；所述长短序列生成模块用于形成长训练序列和短训练序列；所述快速傅里叶逆变换模块调用FPGA提供的IP核实现；所述循环前缀与峰值加窗处理模块中循环前缀处理为在计算出快速傅立叶逆变换样值后，将一个循环前缀加到样值前，形成一个循环的OFDM信号，峰值加窗处理为选择非线性的矩形窗函数与信号进行相乘。
2.根据权利要求1所述的基于FPGA可重构的OFDM信噪比增强系统，其特征在于，所述发射端还包括数据符号调制模块，所述数据符号调制模块将16QAM调制融入到信号预处理中，并将独立的两路基带信号同时进行调制。
3.根据权利要求1所述的基于FPGA可重构的OFDM信噪比增强系统，其特征在于，所述接收端设定一个采样时钟值，当计算导频的相位偏差大于采样时钟值时舍弃数据，依据临近数据完成偏差的近似补偿。
4.根据权利要求1所述的基于FPGA可重构的OFDM信噪比增强系统，其特征在于，所述短训练序列用于进行信号检测，自动增益控制，符号定时和粗频率偏差估计；所述长训练序列用于精确的频率偏差估计和信道估计。
5.根据权利要求1所述的基于FPGA可重构的OFDM信噪比增强系统，其特征在于，所述时钟生成模块用FPGA提供的高性能时钟管理模块生成时钟信号。
【文档编号】H04L27/26GK103997393SQ201410243251
【公开日】2014年8月20日 申请日期:2014年6月3日 优先权日:2014年6月3日
【发明者】范红, 刘方亮, 唐俊, 曹爱玲, 杨鑫, 许武军 申请人:东华大学