专利名称：用于使电阻性阵列中信噪比最大化的方法和结构的制作方法
技术领域：
本发明涉及电阻性存储单元阵列的领域。更具体来说，本发明涉及用于最大化阵列的信噪比的方法和电阻性存储器阵列中的存储结构。
背景技术：
电阻性随机存取存储器(RAM)是一种交叉点类型的存储器阵列，由间隔的存储单元的平面矩阵组成，平面矩阵夹在存储单元上下的两个沿正交方向延伸的导体网格(meshes)之间。一个例子是图1中所示的电阻性RAM阵列10。在一个方向上延伸的行导体12被称为字线，在一个通常垂直于第一个方向的方向上延伸的列导体14被称为位线。存储部件16一般被排列成正方形或矩形阵列，使得每个存储部件16与一个字线12和一个交叉的位线14连接。
在电阻性RAM阵列中，每个存储单元的电阻有多于一个的状态，存储单元中的数据是该单元的电阻状态的函数。这些电阻性存储单元可以包括一个或多个磁层、一个熔丝或抗熔丝(fuse or anti-fuse)、或任何通过影响元件的额定电阻而存储或产生信息的元件。其它类型的用于电阻性RAM阵列的元件包括作为只读存储器一部分的多硅电阻、以及作为光学存储器、成像装置或浮栅(floating gate)存储器件的一部分的浮栅晶体管。
一种类型的电阻性随机存取存储器是磁随机存取存储器(MRAM)，其中的每个存储单元由多个由绝缘层隔离的磁层构成。一个磁层被称作销接层(pinned layer)，销接层中的磁朝向是固定的，以便在出现有意义范围的外加磁场时不旋转。另一个磁层被称作传感层(senselayer)，传感层中的磁朝向是在一个与销接层的状态对准的状态与一个与销接层的状态不对准的状态之间可变的。一个绝缘隧道势垒层夹在磁销接层与磁传感层之间。这个绝缘隧道势垒允许在磁销接层与磁传感层之间发生量子力学穿隧(tunneling)。穿隧是与电子旋转相关的，引起存储单元的电阻，该电阻是传感层和销接层的磁化的相对朝向的函数。传感层的两个状态的结电阻的变化决定着在存储单元中存储的数据。2001年1月2日授权给Brug等人的美国专利6,169,686公开了这样的一种磁存储单元存储器。
参看图2，图中显示了MRAM存储器。存储部件16被显示为一个三层的存储单元20。在每个单元20中按照单元20的磁传感层22的朝向存储一位信息。单元20通常有两个稳定的磁状态，对应着逻辑状态“1”和“0”。传感层22上的双向箭头15表示这个二进制状态功能。单元20中的销接层24被一个薄绝缘层26与传感层隔离。销接层24有一个固定的磁朝向，如层24上的单向箭头17所表示的那样。当传感层22的磁状态是朝向与销接层24的磁化的方向相同的方向时，该单元磁化被称作是“并行的”。类似地，当传感层22的磁状态是朝向与销接层24的磁化的方向相反的方向时，该单元磁化被称作是“逆并行的”。这些朝向分别对应于一个低电阻状态和一个高电阻状态。
通过向在选定存储单元交叉的字线12和位线14施加电流可以改变选定存储单元20的磁状态。电流产生两个正交磁场，它们的组合将把选定存储单元20的磁朝向在并行的和逆并行的之间转换。其它未选定的存储单元只从交叉于未选定存储单元的字线或者位线接收一个磁场。这一个磁场强度不足以改变未选定磁场的朝向，因此它们保持它们的磁朝向。
参看图3，图中显示一个MRAM存储器阵列30。传感放大器32连接到选定存储单元36的位线34。向选定存储单元36的字线38施加一个电压Vr，传感放大器32向单元36的位线34施加一个电压。相同的位线电压被施加到所有位线34，实际上将未选定行上的所有单元偏置到零电势。这个行动将位线电流互相隔离，实际上阻塞了多数否则可能流经次级通路的漏电流，而漏电流有可能在选定存储单元的传感功能产生误差。
应当明白磁阵列中的字线和位线的导体都对流经这些线的电流有一定量的电阻。跨交叉点的节上也有对应于存储器状态“1”和“0”的低电阻状态和高电阻状态。尽管每个这种电阻的效应本身是可忽略不计的，这些电阻在阵列中的组合效应，特别是导体电阻，导致可用于传感放大器的用来确定存储单元的状态“1”和“0”的传感电流的某些减少。如果阵列变得太大，则导体电阻增加，因为有更多的行和列。这样，流动的电流更多，经过“潜通路”的漏电流也增加。大型阵列中更大的电流和更高的行和列导体电阻能引起沿字线上的相当大的电压降和位线中的不相等的电势。这些效应引起可用于传感放大器的传感电流的严重减少，会导致在感应存储单元的状态时的出错。
由导体的组合电阻引起误差的问题，随着存储器阵列中存储单元的数量的增加而更严重。每个导体必须更长，以连接到数量增加的存储单元，结果每个导体的线电阻更大。此外，随着阵列变得更大，存储器阵列的设计要缩小，以便在不增加阵列尺寸的情况下增加容量。导体被制作得相应地更薄和更窄，以便能在不实质地增加行和列导体中的写电流的情况下向存储单元写数据。导体这种减少的厚度导致沿每个导体上的更大的电阻，增加了出错或干扰阵列输出或信号的“噪声”的可能性。
MRAM阵列中每个存储单元的“磁阻隧道结”(MTJ)可能也是个因素。在为了在不显著增加阵列尺寸的情况下增加容量而缩小存储器时，MTJ电阻增加。这个增加的电阻导致通过MTJ的穿隧电流(tunneling current)更小，由此减少信号电流。穿过每个存储单元的结的“穿隧电流”是每个存储单元的MTJ电阻的函数，也可能对阵列的噪声产生贡献。结的MTJ电阻受单元中所用材料以及结的每边上各层的各自极性的影响。参看Sharma等人的“Spin-dependenttunneling junctions with AIN and AION barriers”(77 AppliedPhysics Letters，number 14，2000年10月2日)。
所以，需要确定存储单元的最佳电阻范围和给定导体电阻的存储器阵列的最佳尺寸，以便使对输出信号的无益的误差贡献最小化。检测阵列中数据的能力是按信噪比(SNR)测量的；SNR越高，误差率越低。SNR通常是按分贝(dB)测量的。通过保持阵列的SNR在一个可接受的分贝水平之上，将阵列中由电阻导致的误差保持在一个可容忍的水平。
换言之，需要确定相对于存储器阵列尺寸的MTJ电阻范围和导体电阻，以使误差最小化，由此将信噪比保持在一个最小希望的阈值之上。
发明内容
本发明提供一种设计有用于随机存取存储器(RAM)阵列的方法，该RAM阵列有用于优化该阵列的信噪比的电阻元件。选择多个存储单元，将它们在一个行列矩阵中彼此间隔，每个存储单元被选择得具有一个在0.25兆欧姆至3.60兆欧姆之间的结电阻值。多个导电行线在一行中的存储单元之间连接，并被选择得具有一个在0.0兆欧姆至0.38兆欧姆之间的行单位线单位(row unit line unit)电阻。多个导电列线在一列中的存储单元之间连接，并被选择得具有一个在存储单元之间的列单位线单位(column unit line unit)电阻。行单位线单位电阻大约等于列单位线单位电阻。将存储单元结电阻的值与行和列单位线电阻的值相关，使得存储器阵列的信噪比被保持在20分贝或更大。
在本发明的另一个最佳实施例中，一个随机存取存储器阵列有选定的、具有为保持阵列的信噪比为20分贝或更大而被相关的电阻的元件。将多个存储单元在一个行列矩阵中彼此间隔，每个存储单元被选择得具有一个在0.80兆欧姆至2.80兆欧姆之间的结电阻值。在一行中的存储单元之间连接的多个导电行线被选择得在存储单元之间具有一个值基本在0.0兆欧姆至0.38兆欧姆范围中的行单位线单位电阻。多个导电列线在一列中的存储单元之间连接，并被选择得具有一个值基本在0.0兆欧姆至0.38兆欧姆范围中的列单位线单位电阻。将存储单元选择得使得结电阻的值与行或列单位线电阻的值相关，以将存储器阵列中的信噪比保持在20分贝或更大。
最好，在一个1024×1024存储单元阵列的优化设计中，将行或列单位线电阻值选择得在约0.24兆欧姆至0.38兆欧姆之间，将结电阻的范围选择得在0.8兆欧姆至2.8兆欧姆之间。概括地说，将结电阻值以及列和行单位线电阻值选择得使得结电阻值与列和行单位线电阻值的比率约为5百万比1。
按照本发明的另一个最佳实施例，一种磁随机存取存储器(MRAM)阵列有具有为将阵列的信噪比最大化为至少20分贝而确定的电阻的元件。选择多个磁阻隧道结(MTJ)存储单元，将它们在一个约N行和N列的正方形矩阵中彼此间隔，每个存储单元被选择得具有一个在0.25兆欧姆至3.60兆欧姆之间的MTJ电阻值。多个导电行线在每行中的存储单元之间连接，每个行线被选择得具有N乘以存储单元之间的行单位电阻的总行线电阻。多个导电列线在每列中的存储单元之间连接，每个列线被选择得具有N乘以存储单元之间的列单位电阻的总列线电阻。行和列导体被选择得使得每行的总行线电阻约等于每列的列线电阻。将MTJ电阻值与行和列导体电阻值选择得使得MTJ电阻值与总行或列线电阻值的比率必须大于约5百万比1，以保持存储器阵列的信噪比在20分贝或更大。优选地，如果N约等于1024，将MTJ电阻值与总的行和列线电阻值相关，使得MTJ电阻值与总的行和列线电阻值的比率约等于5,000或更大。
从以下详细说明本发明的其它特点和优点将显而易见，以下的说明是结合附图，通过对本发明原理的举例而阐述的。
图1是表示按照本发明的一种现有技术电阻交叉点存储器件的示意图；图2是表示现有技术的MRAM存储单元以及与之相连的导体的结构的示意图；图3是表示具有按照本发明的传感元件的现有技术的存储器阵列结构的示意图；图4A是表示按照本发明的存储器阵列中的漏电流和无益的电压降的示意图；图4B和4C是按照本发明的外加电压和作为沿导体线上的元件数的函数的信号电流损失(误差)量的变化的图示；图5是一个轮廓图，以图形表示按照本发明的作为导体单位电阻和MTJ电阻的函数的信噪比；图6、7、8的电路示意图表示按照本发明的存储单元阵列相对于阵列中的电阻、电流和电压的动态特性；和图9和10是表示按照本发明的优选方法的流程图。
具体实施例方式
参看图4A，本发明的一个最佳实施例是MRAM存储器阵列40。MRAM器件包括一个按行44和列46排列的存储单元42的阵列，各行44沿X轴方向延伸，各列46沿Y轴方向延伸。为了简化对本发明的说明，图中只显示了较少的存储单元42。实践中，使用的阵列有1024行1024列的存储单元或更多，各行中的存储单元数可以与各列中的存储单元数不同。
起字线作用的导体48在存储器阵列40的一边上的平面中沿X轴向延伸。起位线作用的导体49在存储器阵列40的另一边上的平面中沿Y轴向延伸。最好阵列40的每个行有一个字线48，阵列40的每个列有一个位线49。每个存储单元42位于对应字线48和位线49的交叉点上。
存储单元42并不仅仅限于任何特定类型的器件。如上所述，可以使用依靠旋转的穿隧器件(spin dependent tunneling device)。通过校正每个单元的磁化的方向以代表“1”或“0”，在存储单元42中存储数据。例如，参看图2，通过将传感层的磁化的方向校正为与销接层的磁朝向平行，可以在存储单元42中存储逻辑值“0”；通过将传感层的磁化的方向校正为与销接层的磁朝向的方向相反或逆平行，可以在存储单元中存储逻辑值“1”。
如上所述地将逻辑值存储在选定的存储单元中。向所选定的单元的字线和位线施加一个电压时，存储单元的结上的电流确定该单元磁化是平行的还是逆平行的。逆平行的朝向最好导致更大的MTJ电阻，由此导致所选定存储单元的结上的电流更低。每个存储单元在没有电的时候最好保持磁朝向，这被称作是“非易失的”。
图4B中的图表50表示字线52上外加电压的变化。字线52上的箭头54、56和58表示在电流沿字线52前进时的电流和电压降。如图4B中所示，起初在字线52的开始处施加的0.50伏的电压，在连接1000个存储单元的导体的结尾处将降至不到0.45伏。图4C中的图表60表示因列导体电阻对行位置而产生的漏电流。漏电流从约1.1×10-8安培，在连接1000个存储单元的最后行的导体处几乎减少至零。离传感放大器远的行比靠近传感放大器的行承受更多的漏电流，因为导体电阻更大。
现在参看图5，图中给出的轮廓图70显示，以分贝为单位的信噪比是以欧姆为单位的导体单位电阻(y轴)和以兆欧为单位的存储单元的MTJ电阻(x轴)的函数。虚线78上面的导体单位电阻约为0.24欧姆，用现有的制造工艺就能容易地制造，通常使用的金属例如铜、铝或铜铝合金。通过增加导体的宽度和厚度，降低导体电阻单位是可能的，但是这将有不利的影响，因为这导致阵列的尺寸的增加，因而需要更大的电流才能向阵列写数据。新开发的金属合金或超导体有利于降低单位导体电阻，但是现在使用它们可能还不切实际。
已经确定了一个20分贝的轮廓线72用来表示一个阈值，为了保持阵列中的误差率在可接受的低水平，SNR不应降到此阈值以下。在轮廓线72下面，SNR将高于20。SNR最好在线78(0.24欧姆)之上，以便于制造，但要在线72之下，以保持一个可接受的SNR。因此，最佳的设计范围由图5中20分贝轮廓线72和虚线78围起来的阴影区74表示。在这个范围内，单位导体电阻和MTJ电阻范围对存储器阵列是最佳的，与此同时仍然保持20dB或更佳的SNR。
查看轮廓图70，显然，要选择的行和列导体应当有一个在0.38欧姆以下的导体单位电阻，以保持SNR在20分贝或20分贝以上。被选择的行和列导体最好有一个在约0.0欧姆至0.38欧姆范围内的单位电阻，如果该导体范围可得到的话。就图5的轮廓图来说，假设行电阻和列电阻是相同的。然而，本发明的范围并不旨在包括不同的行和列单位电阻，只要它们各自降在约0.0欧姆至0.38欧姆的范围以内。同样，行数和列数也可以不同，视电路设计而定。
将存储单元选择得使得每个存储单元的MTJ电阻在约0.25兆欧至3.60兆欧之间，最好在约0.8兆欧至2.8兆欧的范围内。然后将存储单元结值与行和列单位线电阻相关，以在存储器阵列中提供至少20分贝的信噪比。
参看图5，在导体电阻的范围低于0.24、结电阻的范围在0.25兆欧至3.60兆欧之间时，对存储器阵列中电阻元件的选择在制造时更难以实现，不过仍然落在本发明的范围内。在图5中，这个区域被指定为代表一个在20和25dB之间的SNR的区域75、以及25dB以上的SNR的区域76。这些区域代表更难以实现的电阻元件的范围，对区域76来说尤其如此。然而，正如前文提到的那样，它们在特殊条件下是可以实现的，因此属于本发明的范围之内。
导体单位电阻将因阵列的大小而异，因为当阵列变大时需要更薄的导体。所以，在某种程度上，阵列的大小将决定导体单位电阻。对于一个大约1024×1024的存储单元阵列来说，最好选择由虚线78所表示的约0.24欧姆的导体单位电阻。虚线78与轮廓线72相交处的点71和73定义可接受的MTJ电阻值的范围在约0.8兆欧至2.8兆欧之间。
所以在本发明的一个最佳实施例中，对于行和列导体被选择得具有约0.24欧姆的导体单位线电阻的一个1024×1024的存储单元阵列来说，每行的总电阻是246欧姆，每列的总电阻是246欧姆。将存储单元选择得使得MTJ电阻值在0.8兆欧至2.8兆欧之间。这个数据在电路设计者为典型存储器阵列保持可接受的SNR水平时极其有价值。
图5在点77显示一个约0.38欧姆的最大值，导体单位线电阻不应超过这个最大值。所以，图2中的轮廓线72显示，对于最高的约0.38欧姆的导体单位线电阻，应当将存储单元选择得有一个约1.8兆欧的MTJ电阻值。相应地，将MTJ电阻值以及行和列单位线电阻选择得使得MTJ电阻对导体单位线电阻的比率约为1.8×10+6至3.8×10-1，即约为五百万比一。设计存储器阵列时，要选择存储单元以及行和列导体，使得MTJ电阻值与行和列单位线电阻值相关，以在存储器阵列中提供至少20分贝的信噪比。
如果查看图5中的轮廓图来帮助设计一个有N行和M列的阵列，就能确定MTJ电阻对一行中给定存储元件个数N和一列中给定存储元件个数M的总线电阻的比率。对应最大可接受导体单位线电阻的导体的总线电阻是0.38欧姆乘以一个导体线中存储元件的个数N。对于最大可接受导体单位线电阻，最佳的MTJ存储单元电阻值约为1.8欧姆。因此，MTJ存储单元电阻对总导体线电阻的比率是约1.8×10+6比3.8×10-1，即约5×10+6比N，或五百万比N。所以，对于典型的1024×1024的存储单元阵列来说，MTJ存储单元电阻对总线电阻的比率是约5000比1。这些参数和比率对MRAM阵列设计者快速确定阵列中电阻的相对值有重要的帮助。
制作行和列导体的材料最好是高度导电的，正如铜、铝、甚至超导材料。在MRAM存储单元中，销接层是由反铁材料构成的，传感层是由受磁场影响的磁性材料构成的，诸如镍铁、钴铁或镍钴铁。绝缘层可以由任何绝缘材料构成并且很薄，一般不超过50埃，以允许发生穿隧电流。
在一个例子中，单元结电阻状态可以在低状态的1.0兆欧与高状态的1.3兆欧之间改变。如果在节上施加一个0.5伏的电压，产生的电流对低状态来说是约500毫微安，对高状态来说是384毫微安。所以，对于存储单元中的传感电流来说，电流信号变化或窗口(window)在理想情况下一般只有约116毫微安。由于信号因列和行电阻的损失，有效的窗口更小。因此仔细设计阵列元件以保持在阵列中有令人满意的信噪比是非常重要的。
提供图5中所示轮廓图的方程由下式表达(1)SNR＝20log(I_signal/Nrms)其中SNR是以分贝计的信噪比，Nrms是阵列中的总噪声，I_signal是估计的可用于传感一个存储单元的信号。
如果假设传感放大器噪声等于阵列噪声，则估计的总噪声由下式导出(2)Nrms:=[4·k·T·l/R+(4·k·T·l/R)+4·k·T·l/R·m]·BW·2]]>其中BW是传感放大器的频率带宽，T是以开氏(Kelvin)温度单位计的温度，R是TMR结的电阻，k是波兹曼常数(Bolzmann’s constant)，m和n是阵列中的行数和列数。
估计的可用于传感的信号I_signal是由下面的方程导出的(3)I_signal＝(1-I_loss)×(1-1/dR)×V/R其中V是用于感应存储单元的状态的外加电压，R是存储器结电阻，dR是高状态的结电阻与低状态的结电阻的比率，I_loss是由下式得出的(4)I_loss:=3·V·(1-1dR)·rcR2·(1+dRn-1)·[Σi1m(m-i)]]]>其中rc是每平方单位的按欧姆计的导体电阻。
图6、7和8提供的电路用作以下对电阻阵列中的电阻的分析。参看图6，给出对存储器阵列每行上的电阻的分析。在简化的电路中显示的电阻阵列80有1到m的若干行和1到n的若干列，每行有一个导体82，每列有一个导体84。在每行和每列的交会处是一个连接在该行导体和列导体之间的存储单元86。每个行导体都有对流过其的电流的某种阻抗。每个行导体82上的位于每个存储单元86之间的单位电阻被显示为电阻(rc)87、88和89。
在读过程期间，有电压施加在选定行上，在节点81产生电压V0，该电压产生的电流I0流过连接到节点90的存储单元86a。沿行0看，单位电阻87在列0与列1之间产生一个电压降，这样就有一个稍微低一点的电压V1施加在存储单元86b上，产生流经该存储单元的电流I1。沿行0上在列1与2之间遇到相同的单位电阻88，在存储单元86c上产生电压V2并产生电流I2。继续沿着行0，导体82a在每个列导体84之间都有一个单位电阻，一直到最后的单位电阻89，在存储单元86n上产生电压Vn并产生流过该存储单元的电流In。对于沿列0到n上的0至m的每行，基本上出现相同的现象。
对行导体电阻的数学分析，有下述假设1.列导体电阻等于零。
2.同一行的每个存储单元的TMJ结电阻的值是R。
3.行导体有一个单位电阻rc。
为了读一个电阻交叉点阵列，向一个选定行施加电压V，将列导体或者接地，或者连接到传感放大器的虚拟地。结果，在列导体上没有电阻或者电位差。因此，电流I0、I1、…、In被限制于对应的列导体0、1、…、n。
我们可以将沿着该行的每个节点的电压写成V0＝VV1＝V0-rc(I1+I2+...In)V2＝V1-rc(I2+I3+...In)V3＝V2-rc(I3+I4+...In)Vn＝Vn-1-rc(In)对于一个每行少于约1000列的合理大小的阵列，并且如果R比rc小得多，则所有电流I1、I2、I3…In大致相等且I＝V/R。因此V0＝V1V1＝V-rcI(n)V2＝V-rcI[n+(n-1)]V3＝V-rcI[n+(n-1)+(n-2)]Vn＝V-rcI[n+(n-1)+(n-2)+(n-3)...+1]于是，可以将沿该行上的任何点(i)处的电压的通用方程写成Vi=V-rcIΣj0l(n-j)]]>现在来看图7，可以对阵列中的列电阻作一个类似的分析。在简化的电路中显示的电阻阵列90有1到m的若干行和1到n的若干列，每行有一个导体92，每列有一个导体94。在每行和每列的交会处是一个连接在该行导体和列导体之间的存储单元96。每个行导体都有对流过其的电流的某种阻抗。每个行导体92上的位于每个存储单元96之间的单位电阻被显示为电阻(rc)97、98和99。
对列导体电阻的数学分析，有下述假设1.行导体电阻等于零。
2.在最坏情形的分析中，选定存储单元的TMR结电阻要在高电阻状态中被读，所有其它单元的TMR结电阻都处于低电阻状态。
3.R结电阻比m×rc大得多。
因为0至n-1所有列都相同，我们可以如图8中所示的那样将它们组合在一起而不改变阵列的电属性。这样，图8中的简化阵列100只有两列，即具有列导体104的n列和具有列导体102的n-1列，后者是除n列以外的所有列的组合。
为了读阵列100中的一个单元，向该选定行(例如第n列的第2行)施加电压V。该选定行有两个状态，即高电阻状态RH和低电阻状态RL。假设RH和RL都比m×rc大得多。则IH=V(n-1)RL]]>和IL=VRH]]>于是对于行2，在节点112V2H=IH·(m-2)rcn-1=VRL(m-2)·rc]]>列n中的最后一个单元110的TMR结上的电压有最大误差Vn=V-rcIΣj0n(n-j)]]>Error_row(％)＝(V-Vn)/V×100Error_row(%)=V-[V-rcVRΣj0n(n-j)]V×100]]>Error_row(%)=[rcRΣj0nn-j]×100]]>所以该误差与行导体电阻和阵列大小成正比，与TMR结电阻成反比。
注如果rc＝0.2欧姆，R＝106欧姆且n＝1000，则在该行的结尾处的TMR上的电压将有10％的减少。
对于节点114处的电压，V3L＝IL(m-2)rc＝V/RH(m-2)rc因此对于任何行，将行2用变量a替代RH(a)＝V/RL(m-a)rcRL(a)＝V/RH(m-a)rc可以看到，在(n-1)个列上的电势电压与选定列n上的电势电压之间有一个小的差别。
ΔV(a)＝VH(a)-VL(a)ΔV(a)＝[V/RL-V/RH]rc(m-a)电压的小差别ΔV(a)将导致小漏电电流Δi(a)流过存储单元100，如图8中所示的那样。Δi(a)=ΔV(a)RL+RLn-1=[V/RL-V/RH]rc(m-a-1)[1RL+RLn-1]]]>结果，将任何给定行“a”处的总漏电电流Ileak估计为Ileak(a)=[V/RL-V/RH][1RL+RLn-1]rc·[(m-a)+(m-a-1)+(m-a-2)...]]]>Ileak(a)=[V/RL-V/RH][1RL+RLn-1]rc·Σj0m-a(m-a-i)]]>因此通过在行0上选择一个要读取的存储单元，确定该存储单元的状态的传感电流将因为有一个大的漏电电流Ileak而有最大的误差。
Ileak可以写成Ileak=[V/RL-V/RH][1RL+RLn-1]rc·Σj0m(m-j)]]>其中IH＝R/RL，IL+V/RH，RH＝RL(1+ΔR/RL)和ΔR＝RH-RLΔR/RL(％)是TMR结从低电阻状态到高电阻状态的百分比变化。由于漏电电流而相对于信号窗口IH-IL的百分比误差可估计为Error-column(%)=[IleakIH-IL]×100]]>Error-column(%)=(V/RL-V/RH)(V/RL-V/RH)[rcRLΣj0m(m-j)]×100]]>Error-column(%)=[rcRLΣj0m(m-j)]×100]]>对于正方形矩阵阵列来说，m＝n，由行导体电阻导致的百分比误差与由列导体电阻导致的百分比误差大约相同。
以上分析提供了对行导体电阻导致误差和由列导体电阻导致的误差的估计。这些计算表明导体电阻、TMR结电阻和阵列大小都对阵列的误差率有重要影响。
因此，阵列的设计者需要为导体电阻、TMR结电阻和阵列大小寻求最佳的工作范围。
在一个标准的制造过程中，特别是对于MRAM器件，也选择导体的厚度，以优化对数据的写。又窄又薄的导体用于写是更好的，但是产生比较高的导体电阻，这将降低信噪比(SNR)。因此，误差率将比较高。通过使用本文所述的发明，可以获得优化的参数，使得对选定的阵列大小和导体电阻有更好的SNR。相应地，误差率能得到减少，由此更少需要误差校正软件和电路。
现在看图9和10，图中提供了用于进一步解释本发明的两个优选方法的流程图。在图9中，在步骤120，在一个行列矩阵中将多个存储单元互相隔离。在122，将每个存储单元选择得有一个在0.25兆欧与3.60兆欧之间的结电阻值。然后在124，在多个行中的存储单元之间连接多个导电行线。在126，将每个导电行线选择得在相邻存储单元间有一个单位行电阻，其中每行的单位行电阻有一个在0.0欧姆至0.38欧姆之间的值。然后在步骤128，在多个列中的存储单元之间连接多个导电列线。在130，将每个导电行线选择得有一个基本上在0.0欧姆至0.38欧姆之间的单位列电阻。最后，在步骤132，将存储单元结电阻的值与行和列单位线电阻的值相关，以便在电阻存储器阵列中有一个20分贝或更大的信噪比。
本发明的另一个优选方法在图10中表示。在图10中，在步骤140，在一个行列矩阵中将多个存储单元互相隔离。在142，将每个存储单元选择得有一个在0.80兆欧与2.80兆欧之间的结电阻值。然后在144，在多个行中的存储单元之间连接多个导电行线。在146，将每个导电行线选择得在相邻存储单元间有一个单位行电阻，其中每行的单位行电阻有一个基本上在0.24欧姆至0.38欧姆之间的值。然后在步骤148，在多个列中的存储单元之间连接多个导电列线。在150，将每个导电行线选择得有一个基本上在0.24欧姆至0.38欧姆之间的单位列电阻。最后，在步骤152，将存储单元结电阻的值与行和列单位线电阻的值相关，以便在电阻存储器阵列中有一个20分贝或更大的信噪比。
尽管以上实施例是本发明的代表，对于本技术领域的熟练人员来说，通过考察本说明书和后附的权利要求书或者通过对所公开的发明的实施例的实践，其它实施方案是显而易见的。本说明书及其中的实施例应视作只是示例性的，本发明是由各权利要求及其等同物界定的。
权利要求
1.一种设计随机存取存储器(RAM)阵列(80)的方法，该阵列有电阻元件(rc，R)，用于为阵列保持20分贝或更大的信噪比，该方法包含(a)在一个行和列的矩阵(40)中将多个存储单元(42)安排得互相隔离，每个存储单元被选择得有一个在0.25兆欧与3.60兆欧之间的结电阻值(R)。(b)安排多个导电行线(44)，每个行线在一行(44)中的存储单元(42)之间连接并被选择得在存储单元(42)之间有一个基本上在0.0欧姆至0.38欧姆之间的行单位线电阻(rc)值。(c)安排多个导电列线(46)，每个列线在一列(46)中的存储单元(42)之间连接并被选择得在存储单元(42)之间有一个基本上在0.0欧姆至0.38欧姆之间的列单位线电阻(rc)值。(d)将存储单元结电阻(R)的值与行和列单位线电阻(rc)的值相关，以便在电阻存储器阵列(40)中有一个20分贝或更大的信噪比。
2.如权利要求1所述的方法，其中行或列单位线电阻(rc)的值被选择得在约0.24欧姆至0.38欧姆之间的范围内，结电阻(R)的范围被选择得在0.8兆欧与2.8兆欧之间。
3.如权利要求1所述的方法，其中将存储单元(42)的结电阻值(R)与行或列单位线电阻(rc)的值相关，使得结电阻(R)与行或列单位线电阻(rc)的比率是约五百万比1。
4.如权利要求1所述的方法，其中在有N行和M列的存储器阵列(40)中将结电阻值(R)值与总的行或列单位线电阻(rc)值相关，以保持结电阻(R)与总的行或列单位线电阻(rc)的比率大于约五百万比N或M。
5.如权利要求4所述的方法，其中N和M等于约1024，并且保持MTJ电阻(R)与总的行或列单位线电阻(rc)的比率在5,000或更大。
6.一种电阻性随机存取存储器(RAM)阵列(40)，该阵列有用于为阵列保持20分贝或更大的信噪比的元件电阻值，该阵列包含(a)在一个行(44)和列(46)的矩阵中的互相隔离的多个存储单元(42)，每个存储单元(42)被选择得有一个在0.25兆欧与3.60兆欧之间的结电阻(R)值。(b)多个导电行线(44)，每个行线在一行中的存储单元(42)之间连接并被选择得在存储单元之间有一个值基本上在0.0欧姆至0.38欧姆之间的行单位线电阻。(c)多个导电列线(46)，每个列线在一列(46)中的存储单元(42)之间连接并被选择得在存储单元之间有一个列单位线电阻(rc)，行单位线电阻约等于列单位线电阻。(d)其中，存储单元结电阻(R)的值被与行或列单位线电阻(rc)的值相关，以便电阻存储器阵列中的信噪比是20分贝或更大。
7.如权利要求6所述的存储器阵列，其中该多个存储单元(42)被安排在一个10,24×1,024的存储单元阵列中，行和列单位线电阻(rc)的值被选择得落在0.24欧姆至0.38欧姆之间的范围内，存储单元被选择得有一个在0.8兆欧与2.8兆欧之间的结电阻。
8.如权利要求7所述的存储器阵列，其中将结电阻(R)值与行或列单位线电阻(rc)值相关，使得结电阻(R)值与行或列单位线电阻(rc)值的比率是约五百万比1。
9.如权利要求6所述的存储器阵列，其中将行和列单位线电阻(rc)值选择得使得行导体的总行电阻约等于列导体的总列电阻。
10.如权利要求6所述的存储器阵列，其中存储单元(42)是个MTJ器件(16)，具有一个磁朝向固定的销接层(24)、一个响应外加磁场而在磁朝向状态之间改变的传感层(22)、和一个位于销接层与传感层之间的绝缘层(26)。
全文摘要
公开了一种使电阻性阵列中信噪比最大化的方法，包括在行和列的矩阵(40)中将多个存储单元(42)彼此隔开，对每个存储单元(42)选择一个结电阻(R)；将每个行导线连接在行(44)中的存储单元(42)之间，并在存储单元(42)之间选择一个行单位线电阻(r
文档编号H01L29/788GK1407557SQ02141490
公开日2003年4月2日 申请日期2002年8月30日 优先权日2001年8月31日
发明者L·T·特兰 申请人:惠普公司