提高图像传感器模拟域累加器累加效果的装置和方法
【专利摘要】本发明涉及模拟集成电路设计领域。为大幅度增加高级数模拟域CM0S-TDI图像传感器的等效累加级数及信噪比提升幅度。为此，本发明采用的技术方案是，提高图像传感器模拟域累加器累加效果的方法，利用n行Xm列的像素阵列、两步式模拟域累加器、列并行ADC、水平移位寄存器实现，采用欠采样率为（n-l)/n的逆序滚筒式曝光，具体实现为在一个渡越时间内从第n行像素到第2行像素逐次开始曝光，在下一个渡越时间开始时，第1行像素接着曝光，然后，再从第n行像素开始曝光，这样在一个渡越时间内n行像素会输出(n-1)个数据。本发明主要应用于模拟集成电路设计、图像传感器设计。
【专利说明】提高图像传感器模拟域累加器累加效果的装置和方法
【技术领域】
[0001] 本发明涉及模拟集成电路设计领域，特别涉及提高图像传感器模拟域累加器累加 效果的方法。
【背景技术】
[0002] 图像传感器可将镜头获得的光信号转换成易于存储、传输和处理的电学信号。图 像传感器按照工作方式可以分为面阵型和线阵型。面阵型图像传感器的工作原理是以呈二 维面阵排布的像素阵列对物体进行拍摄以获取二维图像信息，而线阵型图像传感器的工作 原理是以呈一维线阵排布的像素阵列通过对物体扫描拍摄的方式来获取二维图像信息，其 中线阵型图像传感器的工作方式参考图1。线阵型图像传感器以其特殊的工作方式被广泛 应用在航拍、空间成像、机器视觉和医疗成像等众多领域。但是由于在线阵型图像传感器的 像素曝光期间物体始终在移动，因此像素的曝光时间严重受限于线阵型图像传感器相对被 拍摄物体的移动速度，尤其在高速运动低照度应用环境下（例如空间成像）线阵型图像传 感器的信噪比（Signal to Noise Ratio, SNR)会变得非常低。为解决SNR低的问题，有人 提出了时间延时积分（Time Delay Integration，TDI)技术，其能够增加线阵图像传感器的 SNR和灵敏度，它以其特殊的扫描方式，通过对同一目标进行多次曝光，实现很高的SNR和 灵敏度，因此特別适用于高速运动低照度的环境下。TDI的基本原理是使用面阵排布的像 素阵列以线阵扫描的方式工作，进而可实现不同行的像素对移动中的同一物体进行多次曝 光，并将每次曝光结果进行累加，等效延长了像素对物体的曝光积分时间，因此可以大幅提 升SNR和灵敏度。
[0003] TDI技术最早是通过电荷稱合器件（Charge Coupled Device, CCD)图像传感器实 现的，CCD图像传感器也是实现TDI技术的理想器件，它能够实现无噪声的信号累加。目前 TDI技术多应用在(XD图像传感器中，普遍采用的(XD-TDI图像传感器的结构类似一个长方 形的面阵C⑶图像传感器，但是其以线扫的方式工作，如图2所示，(XD-TDI图像传感器的工 作过程如下：η级(XD-TDI图像传感器一共有η行像素，每一列上的第一行像素在第一个渡 越时间内收集到的电荷并不直接输出，而是与同列第二个像素在第二个渡越时间内收集到 的电荷相加，以此类推CCD-TDI图像传感器最后一行（第η行）的像素收集到的电荷与前 面η-1次收集到的电荷累加后再按照普通线阵CCD器件的输出方式进行读出。在CCD-TDI 图像传感器中，输出信号的幅度是η个像素积分电荷的累加，即相当于一个像素 η倍渡越时 间内所收集到的电荷，输出信号幅度扩大了 η倍而噪声的幅度只扩大了 士倍，因此信噪比 可以提商倍。
[0004] 但是由于CCD图像传感器存在功耗大集成度低等缺点，目前其在各个领域的应用 都在逐渐被CMOS (Complementary Metal Oxide Semiconductor,互补金属氧化物半导体） 图像传感器所替代。在现有技术中，有人提出通过在CMOS图像传感器内部集成模拟信号累 加器的方法来实现TDI技术，即像素输出的模拟信号先进入模拟信号累加器中完成对相同 曝光信号的累加，然后将完成累加的模拟信号送入ADC(Analog to Digital Converter,模 拟数字转换器）进行量化输出。但是模拟信号加法器本身也会在模拟信号累加过程中引入 较大噪声，因此很难实现较高的TDI级数，且信噪比提升幅度也会随级数的增加偏离理论 值。
【发明内容】
[0005] 为克服现有技术的不足，本发明旨在大幅度增加高级数模拟域CM0S-TDI图像传 感器的等效累加级数及信噪比提升幅度。为此，本发明采用的技术方案是，提高图像传感 器模拟域累加器累加效果的方法，利用η行Xm列的像素阵列、两步式模拟域累加器、列并 行ADC、水平移位寄存器实现，采用欠采样率为（η-1)/η的逆序滚筒式曝光，具体实现为在 一个渡越时间内从第η行像素到第2行像素逐次开始曝光，在下一个渡越时间开始时，第1 行像素接着曝光，然后，再从第η行像素开始曝光，这样在一个渡越时间内η行像素会输出 (η-1)个数据。
[0006] 具体实现过程如下所述：首先，采用欠采样率为（η-1)/η的逆序滚筒式曝光：在一 个渡越时间内从第η行像素到第2行像素逐次开始曝光，在下一个渡越时间开始时，第1 行像素接着曝光，然后，再从第η行像素开始曝光，这样在一个渡越时间内η行像素会输出 (η-1)个数据；然后，对于每列η行像素信号进行分组：将其分成b组，每组a行；每组像素 的输出信号在对应列的第一步模拟累加器中累加 a次后即读出，该累加器被清空并可以读 入新的数据；第一步累加所需要的积分器个数为n-b = n-(n/a) = (l-l/a)n ;第一步模拟 累加器输出的信号在第二步累加器中累加 b次后输出至ADC;第二步累加所需要的积分器 个数为n-a ;接着，每列像素曝光产生像素曝光信号输送到对应的列级模拟累加电路中：第 一组第一个像素对于物体A的曝光信号在输送到第一步累加器中的经过复位清空其中原 有电荷的积分器后，进行采样保持，等到第一组第二个像素对于A的曝光信号产生，并输入 至相同的积分器进行累加；当第一组最后一个像素对于A的曝光信号产生并输入至该积分 器，即，第一步累加器中的此积分器累加完成a次后，将累加信号a (A)输出至第二步累加器 中的经过复位清空其中原有电荷的积分器；接着，第二组第一个像素开始曝光，重复上述过 程。而当第二步累加器累加 b个a(A)信号后，则b[a(A)]作为最终累加结果输出至列并行 ADC量化，最后所有列的量化结果经水平移位寄存器串行输出。
[0007] 提高图像传感器模拟域累加器累加效果的装置，由η行Xm列的像素阵列、两步式 模拟域累加器、列并行ADC、水平移位寄存器构成，η行Xm列像素分成b组，每组a行，像 素阵列的读出信号在模拟累加器中累加 a次后即读出，该累加器被清空并可以读入新的数 据；第一步累加的积分器个数为n-b = n-(n/a) = (l-l/a)n ;第二步累加器的积分器个数 为（n-a)，像素曝光产生像素曝光信号输送到第一步累加电路中，第一组第一个像素对于物 体A的曝光信号在输送到第一步累加器中的经过复位清空其中原有电荷的积分器后，进行 采样保持，等到第一组第二个像素对于A的曝光信号产生，并输入至相同的积分器进行累 力口；当第一组最后一个像素对于A的曝光信号产生并输入至该积分器，S卩，第一步累加器中 的此积分器累加完成a次后，将累加信号a (A)输出至第二步累加器中的经过复位清空其中 原有电荷的积分器；接着，第二组第一个像素开始曝光，重复上述过程；而对于第二步累加 器累加 b个a(A)信号后，则输出信号b[a(A)]作为最终累加结果输出至ADC量化。
[0008] 两步式模拟域累加器每一步均相当于一个多路开关电容放大器，且两步累加器共 享一个运算放大器，故每一个积分器均包括两个积分电容，第X步的第y个积分电容的上极 板经分别由下降沿提前的积分时钟I xya和下降沿提前的复位时钟ReSetxya控制的两个并 联开关接入运放正输入端，下极板经积分时钟i xy控制的开关接入运放负输出端，且同时经 复位时钟Resetxy控制的开关与另一个积分电容的下极板相连；所述另一个积分电容以相 同的连接方式跨接在运放的负输入端和正输出端之间；其中，X表示第X步累加电路，y表 示第X步累加电路中的第y个积分器；两个由Clk4控制的采样开关分别跨接运放正输入端 与负输出端，运放负输入端与正输出端；像素输出信号像素复位信号或像素曝光信号 Vsig，经两相不交叠时钟clkl和clk2控制的并联开关接入一采样电容Cs上极板，此采样电 容C s下极板经clk3控制的开关接运放正输入端；参考电压VMf经相同的采样电容Cs、相同 的开关以相同方式接运放负输入端；V。,表示运放失调电压，等效为一个运放正输入端的不 变电压源，此失调电压在失调存储步骤中，即开关电容放大器采样阶段，被消除。
[0009] 本发明的技术特点及效果：
[0010] 本发明将原一步式模拟累加改为两步式模拟累加，可以减少因寄生等非理想因素 导致的等效累加级数、信噪比降低的问题。尤其当累加级数η增大到一定程度时，两步式累 加方案的等效累加级数与信噪比提升程度均比不分步累加要好。
【专利附图】
【附图说明】
[0011] 图1是现有技术提供的线阵图像传感器的工作模式示意图。
[0012] 图2是现有技术提供的(XD-TDI图像传感器的工作原理示意图。
[0013] 图3是本发明提供的CM0S-TDI图像传感器电路架构图。
[0014] 图4是本发明提供的逆序滚筒式曝光方式示意图。
[0015] 图5是本发明提供的两步式累加方案结构简图。
[0016] 图6是本发明提供的基于开关电容放大器的两步式累加器电路图。
[0017] 图7是本发明提供的基于开关电容放大器的两步式累加器电路的时序图。
[0018] 图8是本发明提供的两步式累加方案与传统一步式累加方案的等效累加级数比 较图。
[0019] 图9是本发明提供的两步式累加方案与传统一步式累加方案的相对于单次累加 信噪比（SNR)提升倍数比较图。
[0020] 图10是本发明提供的两步式累加方案示例说明图。
【具体实施方式】
[0021] 两步式模拟域信号累加器，首先对像素信号进行分组，对于组内的像素产生的相 同曝光信号进行第一步累加，然后对于不同组的累加器产生的对应于相同物体曝光的信号 进行第二步累加，最后将累加完成的信号输出至ADC，以进行后续的量化。传感器架构可参 考图3。所述的两步式模拟域累加 CM0S-TDI图像传感器主要包括：η行Xm列的像素阵列、 两步式模拟域累加器、列并行ADC、水平移位寄存器。
[0022] 在现有技术中，有人使用过采样的方法实现CM0S-TDI图像传感器对相同物体曝 光的同步性。过采样率为（n+l)/n的滚筒式曝光即在一个渡越时间内从第1行像素到第η 行像素逐次开始曝光后第1行再增加一次曝光开始，这样在一个渡越时间内η行像素会输 出η+1个数据，见图4(a)。图4中横轴坐标为时间，纵轴为像素相对于物体移动的距离，相 同的斜条纹代表相同的景物，斜条纹的斜率代表物体移动的速度。其中，读出时间表示每一 行像素的曝光信号读出所需的时间；曝光时间表示像素对物体的单次曝光时间；渡越时间 表示物体从一个像素的中心移动到相邻像素的中心的时间；在每个渡越时间内，读出序号 相同的信号为需要累加在一起的读出信号，如图中红色方框所示。当所累加的信号拍摄的 是相同物体时，即当每个红色方框所在的斜条纹相同时，所累加信号才是同步的。而在本技 术中，提出一种欠采样逆序曝光的方法以实现CMOS-TDI图像传感器对相同物体曝光的同 步性。欠采样率为（η-1)/η的逆序滚筒式曝光，具体实现为在一个渡越时间内从第η行像 素到第2行像素逐次开始曝光，在下一个渡越时间开始时，第1行像素接着曝光，然后，再从 第η行像素开始曝光，这样在一个渡越时间内η行像素会输出（η-1)个数据，见图4(b)。
[0023] 对于η行像素进行分组，将其分成b组，每组a行。传统的累加方式中，像素阵列 的读出信号在累加器中累加 η次后读出，当采用时间过采样的曝光方式后，积分器的个数 必须比累加的级数多1 ;在本模型的混合域累加中，像素阵列的读出信号在模拟累加器中 累加 a次后即可读出，该累加器被清空，可并可以读入新的数据；因此可以理解成，在一个 渡越时间内会有b个信号被累加完成a次并被读出，也就是有b个积分器可以被复用。因 此第一步累加所需要的积分器个数为n-b = n-(n/a) = (l-l/a)n，第一步所需积分器的个 数被削减了 Ι/a。对于第二步累加过程，由于第一步积分器的结果是依像素顺序输出，故第 二步累加积分器个数需满足：能够存储某信号（例A)在第1个a次累加输出到第b个a次 累加输出之间的全部a次累加信号（S卩，依像素顺序，从A(第1个）开始至第（n-a)个信 号）。所以，第二步累加需要的积分器个数为（n-a)。取单列η行像素考虑，如图5所示。像 素曝光产生像素曝光信号，所产生的曝光信号被输送到第一步累加电路中，第一组第一个 像素对于物体Α的曝光信号在输送到第一步累加器中的经过复位清空其中原有电荷的积 分器后，进行采样保持，等到第一组第二个像素对于A的曝光信号产生，并输入至相同的积 分器进行累加。当第一组最后一个像素对于A的曝光信号产生并输入至该积分器，S卩，第一 步累加器中的此积分器累加完成a次后，将累加信号a (A)输出至第二步累加器中的经过复 位清空其中原有电荷的积分器。接着，第二组第一个像素开始曝光，重复上述过程。而对于 第二步累加器累加 b个a(A)信号后，则b[a(A)]作为最终累加结果输出至ADC量化。两步 累加结构示意见图5。
[0024] 两步式累加器的具体电路结构实现可以如图6所示。依据上文所述，第一步累加 电路需要（n-b)个积分器，第二步累加电路需要（n-a)个积分器。其每一步累加电路均相 当于一个多路开关电容放大器。本电路采用运放共享的方案，故两步累加器中只有一个运 算放大器。本电路设计为差分结构，故每一个积分器均包括两个积分电容，图中均记为C Hx。 每一积分器中：一个Chx的上极板经分别由下降沿提前的积分时钟Ixya和下降沿提前的复 位时钟Re Setxya控制的两个并联开关接入运放正输入端，下极板经积分时钟Ixy控制的开 关接入运放负输出端，且同时经复位时钟Re Setxy控制的开关与另一个CHx的下极板相连； 另一个CHx以相同的连接方式跨接在运放的负输入端和正输出端之间。其中，X表示第X步 累加电路，y表示第X步累加电路中的第y个积分器。两个由clk4控制的采样开关分别跨 接运放正输入端与负输出端，运放负输入端与正输出端。像素输出信号或V sig，经两相 不交叠时钟clkl和clk2控制的并联开关接入一采样电容Cs上极板，此采样电容Cs下极板 经clk3控制的开关接运放正输入端；参考电压VMf经相同的采样电容Cs、相同的开关以相 同方式接运放负输入端。Vos表示运放失调电压，等效为一个运放正输入端的时不变电压 源，如图6所示。经时序优化设计，此失调电压可以在失调存储步骤中，即开关电容放大器 采样阶段，被消除。从第一步和第二步分别取一级积分器为例，其具体时序图如图7所示。 当 clkl = 0, clk2 = 1，clk3 = 0, clk4 = 1，L1 = 0, IJa = 0, Resei^l = 0, Resei^la = 1，I21 = 0, I2la = 0, Reset2l = 1且Reset2la = 1时，第二步的积分器CH2处于采样阶段， 且伴随有第二步积分器复位操作。此时第二步的积分器清空，第一步的积分器C H1中的电荷 准备转移到第二步的积分器中。当clkl = 1，clk2 = 0, clk3 = 0, clk4 = 0, IJ = 0, Lla =0, Resei^l = 1，Resei^la = 1，I21 = l，I2la = 1，Reset2l = 0 且 Reset2la = 0 时，第二 步的积分器处于放大阶段，且增益为cH1/cH2。此时第一步的积分器中的电荷全部转移到了 第二步的积分器中。当 clkl = 1，clk2 = 0, clk3 = 1，clk4 = 1，1丨1 = 0, Lla = 0, ResetJ =0, Resei^la = 0, I21 = 0, I2la = 0, Reset2l = 0 且 Reset2la = 0 时，第一步的积分器处 于采样阶段，此时像素复位信号Vret被采集到采样电容Cs中。当clkl = 0, clk2 = 1，clk3 =1, clk4 = 0, IJ = 1, I^a = 1, Resets = 0, Resetja = 0, I21 = 0, I2la = 0, Reset2l =0且Reset2la = 0时，第一步的积分器处于放大阶段，且增益为CS/CH1。此时采样电容Cs 上的电荷变化（v"t-vsig)cs全部被转移到第一步的积分电容c H1上。结合开关电容放大器的 原理，其最终输出结果可以表示为：
[0025] (Vout2_ [b] -Vout2+ [b]) CH2 = b (Voutl+ [a] -Voutl_ [a]) CH1
[0026] = ab (Vrst-Vsig) Cs
[0027] 其中，V"t为第一步累加器采样阶段输入电压，Vsig为第二步累加器放大阶段输 入电压，C H1表示第一步累加中的积分电容，CH2表示第二步累加中的积分电容，Cs为采样 电容，表示第二步累加 b次后累加器负输出端电压值，V^jb]表示第二步累 加 b次后累加器正输出端电压值，Vwtl_[a]表示第一步累加 a次后累加器负输出端电压 值，Vwtl+ [a]表示第一步累加 a次后累加器正输出端电压值，a、b表示将η行像素分成b组， 每组a个。
[0028] 为使本发明的目的、技术方案和优点更加清晰，下面将结合实例给出本发明实施 方式的具体描述。
[0029] 以8行像素为例，将其分成2组，每组4行。则第一步累加需要积分器个数为8-2 =6,第二步累加需要积分器个数为8-4 = 4,如图10所示。其中" v "箭头方向表示像素 的运动方向，"sel"箭头方向表示行选方向，"像素"列的方框表示取1列8行的像素；"第 一步"的6个方框对应于第一步累加的6个积分器，"第二步"的4个方框对应于第二步累 加的4个积分器。"像素"方框中的字母A、B、C等，表示当前像素采集到的曝光信号，相同 字母对应于相同物体部分的曝光信号。"第一步"方框中的字母表示存储在不同积分器中的 信号，其前面的数字表示有多少个此种信号，"第二步"与此类似。
[0030] 对于某一物体部分的曝光信号（例A)，首先存储在第一步的经过复位清空其中原 有电荷的积分器中（1A)，如虚线框1所示。在下一渡越时间采到的对于同一物体部分的曝 光信号（A)，将存储在同一积分器中，积分（2A)，如虚线框2所示。直至，积分4次后，将积 分信号（4A)从第一步累加器读出转移至第二步累加器，此时可以在此积分器中重新存储 新的曝光信号（ID)，如虚线框4所示。而对于A的第5次曝光信号，将存储在第一步累加 器的新的积分器中（5A)，如虚线框5所示。直至，后4次积分结束，将积分信号（8A)从第一 步累加器读至第二步累加器（4A)中，并将最终信号（第二步中的8A)读出，作为最终8级 累加信号，如虚线框8所示。图5展示了两步式累加的完整累加周期，将Μ等效为A，则可以 发现，虚线框13与虚线框1所反映的曝光、累加过程是完全相同的。
[0031] 将原一步式模拟累加改为两步式模拟累加，可以减少因寄生等非理想因素导致的 等效累加级数、信噪比降低的问题。在传统的一步式累加的过程中，受寄生效应的影响，存 储在每一级积分器上的电荷在每一次积分的操作中会有一定的损失。在米样阶段结束时， 因为开关两侧的耦合电容的影响导致开关不能完全断开，即每一次的输入信号v in(运放正 输入端的电压变化）不仅累加在当前积分电容上，也有一部分流失在未完全断开的所有积 分电容组所形成的等效寄生电容C pt(rtal上：
[0032]
【权利要求】
1. 一种提高图像传感器模拟域累加器累加效果的方法，其特征是，利用η行Xm列的像 素阵列、两步式模拟域累加器、列并行ADC、水平移位寄存器实现，采用欠采样率为（n-l)/n 的逆序滚筒式曝光，具体实现为在一个渡越时间内从第η行像素到第2行像素逐次开始曝 光，在下一个渡越时间开始时，第1行像素接着曝光，然后，再从第η行像素开始曝光，这样 在一个渡越时间内η行像素会输出（η-1)个数据。
2. 如权利要求1所述的提高图像传感器模拟域累加器累加效果的方法，其特征是，具 体实现过程如下所述：首先，采用欠采样率为（η-1)/η的逆序滚筒式曝光：在一个渡越时间 内从第η行像素到第2行像素逐次开始曝光，在下一个渡越时间开始时，第1行像素接着曝 光，然后，再从第η行像素开始曝光，这样在一个渡越时间内η行像素会输出（η-1)个数据； 然后，对于每列η行像素信号进行分组：将其分成b组，每组a行；每组像素的输出信号在 对应列的第一步模拟累加器中累加 a次后即读出，该累加器被清空并可以读入新的数据； 第一步累加所需要的积分器个数为n-b = n-(n/a) = (l-l/a)n;第一步模拟累加器输出的 信号在第二步累加器中累加 b次后输出至ADC ;第二步累加所需要的积分器个数为n-a ;接 着，每列像素曝光产生像素曝光信号输送到对应的列级模拟累加电路中：第一组第一个像 素对于物体A的曝光信号在输送到第一步累加器中的经过复位清空其中原有电荷的积分 器后，进行采样保持，等到第一组第二个像素对于A的曝光信号产生，并输入至相同的积分 器进行累加；当第一组最后一个像素对于A的曝光信号产生并输入至该积分器，S卩，第一步 累加器中的此积分器累加完成a次后，将累加信号a (A)输出至第二步累加器中的经过复位 清空其中原有电荷的积分器；接着，第二组第一个像素开始曝光，重复上述过程。而当第二 步累加器累加 b个a(A)信号后，则b[a(A)]作为最终累加结果输出至列并行ADC量化，最 后所有列的量化结果经水平移位寄存器串行输出。
3. -种提高图像传感器模拟域累加器累加效果的装置，其特征是，由η行Xm列的像 素阵列、两步式模拟域累加器、列并行ADC、水平移位寄存器构成，η行Xm列像素分成b组， 每组a行，像素阵列的读出信号在模拟累加器中累加 a次后即读出，该累加器被清空并可以 读入新的数据；第一步累加的积分器个数为n-b = n-(n/a) = (l-l/a)n ;第二步累加器的 积分器个数为（n-a)，像素曝光产生像素曝光信号输送到第一步累加电路中，第一组第一个 像素对于物体A的曝光信号在输送到第一步累加器中的经过复位清空其中原有电荷的积 分器后，进行采样保持，等到第一组第二个像素对于A的曝光信号产生，并输入至相同的积 分器进行累加；当第一组最后一个像素对于A的曝光信号产生并输入至该积分器，S卩，第一 步累加器中的此积分器累加完成a次后，将累加信号a (A)输出至第二步累加器中的经过复 位清空其中原有电荷的积分器；接着，第二组第一个像素开始曝光，重复上述过程；而对于 第二步累加器累加 b个a(A)信号后，则输出信号b[a(A)]作为最终累加结果输出至ADC量 化。
4. 如权利要求3所述的提高图像传感器模拟域累加器累加效果的装置，其特征是，两 步式模拟域累加器每一步均相当于一个多路开关电容放大器，且两步累加器共享一个运算 放大器，故每一个积分器均包括两个积分电容，第X步的第y个积分电容的上极板经分别 由下降沿提前的积分时钟I xya和下降沿提前的复位时钟ReSetxya控制的两个并联开关接 入运放正输入端，下极板经积分时钟I xy控制的开关接入运放负输出端，且同时经复位时钟 Resetxy控制的开关与另一个积分电容的下极板相连；所述另一个积分电容以相同的连接 方式跨接在运放的负输入端和正输出端之间；其中，X表示第X步累加电路，y表示第X步 累加电路中的第y个积分器；两个由clk4控制的采样开关分别跨接运放正输入端与负输 出端，运放负输入端与正输出端；像素输出信号像素复位信号V" t或像素曝光信号Vsig，经 两相不交叠时钟clkl和clk2控制的并联开关接入一采样电容C s上极板，此采样电容Cs下 极板经clk3控制的开关接运放正输入端；参考电压VMf经相同的采样电容C s、相同的开关 以相同方式接运放负输入端；V。,表示运放失调电压，等效为一个运放正输入端的不变电压 源，此失调电压在失调存储步骤中，即开关电容放大器采样阶段，被消除。
【文档编号】H04N5/353GK104219469SQ201410486889
【公开日】2014年12月17日 申请日期:2014年9月22日 优先权日:2014年9月22日
【发明者】姚素英, 夏雨, 徐江涛, 聂凯明, 史再峰 申请人:天津大学