图像链路加密、解密装置及图像链路加密传输系统的制作方法
【专利摘要】本实用新型提供一种图像链路加密装置，其特征在于，包括：内存缓冲器、分块读写单元、整帧读取单元和并行加密单元；内存缓冲器用于接收和缓存图像帧，并且划分至少两个地址块；分块读写单元用于分别对所述至少两个地址块进行读写；并行加密单元用于对从所述至少两个地址块读入的数据进行并行加密，并将加密后的数据分别写入相应的地址块；整帧读取单元用于读取所述内存缓冲器中缓存所述图像帧的地址区域并输出加密后的整帧图像。本实用新型还提供了相应的图像链路解密装置及图像链路加密传输系统。本实用新型能够使用位数较低、时钟频率较低的通用FPGA实现每秒数据量较大的图像数据流的链路加密、解密，成本低廉，且安全性高。
【专利说明】图像链路加密、解密装置及图像链路加密传输系统
【技术领域】
[0001]本实用新型涉及图像处理和信息安全【技术领域】，具体地说，本实用新型涉及一种图像链路加密、解密装置及图像链路加密传输系统。
[0002]
【背景技术】
[0003]在目前的市场上，HDCP是一种常用的图像链路加密方法。图1示出了 HDCP技术的原理，参考图1所示，HDCP技术中，在发送之前先做密文握手，如果握手不成功，则不发送图像信号；如果握手成功，则发送明文图像信号。HDCP技术实现上较为简单，但其图像数据在传输层中永远是明文传输的，很容易被截获，因此安全性较低。
[0004]现有的另一种加密方法是DCI规范中所采用的方法，其加密的原理是在传输层对传输的图像数据进行AES128加密。图2示出了现有技术中一种典型的基于DCI规范的图像加密传输方案。在发送方，图像解码输出单元直接连接AES128加密单元，这样，图像帧直接输出到AES128加密单元中进行加密，然后再通过传输层传输到接收方。在接收方，图像帧由AES128解密单元进行解密，然后，解密后的图像帧被直接输出至显示单元进行显示。该方案中，数据在传输层中总是实时加密的，接收方只有在接收到发送方传递过来的解密密钥后，才能正确的解出图像，因此安全性很高。然而，现有的基于DCI规范的链路加密技术需要对解码后的数据进行串行采样加密处理，其处理能力受限于用于对数据进行采样加密处理的FPGA的处理能力，难以适应UHD图像加密的要求。
[0005]UHD 是(Ultra High Definit1n)的简写，代表“超高清”，是 HD(High Definit1n高清)、Full HD(全高清)的下一代技术。国际电信联盟(ITU)发布的“超高清UHD”标准的建议，将屏幕的物理分辨率达到3840X2160(4KX2K)及以上的显示称之为超高清，以4ΚUHD为例，4Κ UHD是普通FullHD (1920X1080)宽高的各两倍，面积的四倍。目前UHD有两个标准，分别为4Κ (分辨率达到3840x2160)与8Κ (分辨率达到7680X4320)。
[0006]对于现有的DCI规范的加密技术，如果需要处理2Κ(2048χ1080)分辨率传输YUV4:2:212bit,30帧的图像数据流，则每秒的数据量为1.32Gbit/s ;而以4K(3840x2160)分辨率传输YUV4:2:210bit，30帧的图像数据流时，则每秒的数据量为4.98Gbit/s。以目前的技术，目前主流的FPGA的时钟频率一般在200-300MHZ之间，同一时间能够处理8Bit数据，这一级别的FPGA实现的现有的AES加密模块每秒能处理1.6G-2.4Gbits的数据，2K已是基于通用FPGA的现有AES加密模块能处理的极限。当需要实现UHD4K/8K时，基于通用FPGA的现有AES加密模块已不适用，只能使用成本更高的高速FPGA或其它芯片，这将显著地增加图像链路加密、解密装置的成本。
[0007]因此，当前迫切需要一种安全、低成本，且适用于每秒数据量更大的数据流(例如UHD图像数据流)的图像链路加密传输解决方案。
实用新型内容
[0008]因此，本实用新型的任务是提供一种安全、低成本，且适用于每秒数据量更大的数据流(例如UHD图像数据流)的图像链路加密传输解决方案。
[0009]本实用新型提供了一种图像链路加密装置，其中，包括:内存缓冲器、分块读写单元、整帧读取单元和并行加密单元，所述并行加密单元通过所述分块读写单元连接所述内存缓冲器，所述整帧读取单元连接所述内存缓冲器；
[0010]所述内存缓冲器用于接收和缓存图像帧，并且缓存所述图像帧的地址区域被划分为至少两个地址块；
[0011]所述分块读写单元用于分别对所述至少两个地址块进行读写；
[0012]所述并行加密单元用于对从所述至少两个地址块读入的数据进行并行加密，并将加密后的数据分别写入相应的地址块；
[0013]所述整帧读取单元用于读取所述内存缓冲器中缓存所述图像帧的地址区域并输出加密后的整帧图像。
[0014]其中，所述分块读写单元提供至少两个用于连接所述并行加密单元的输入输出接口，并且所述输入输出接口与所述地址块一一对应。
[0015]其中，所述并行加密单元包括至少两个子加密单元，每个子加密单元与所述分块读写单元的一个所述输入输出接口连接，并且该子加密单元的加密处理能力与所述输入输出接口所对应地址块的图像帧分块尺寸相适配。
[0016]其中，所述内存缓冲器包括至少两个缓存所述图像帧的地址区域、输入数据流选择单元和输出数据流选择单元，每个所述缓存所述图像帧的地址区域均被划分为所述的至少两个地址块，所述输入数据流选择单元用于选择数据流当前的图像帧存入哪个所述缓存所述图像帧的地址区域，所述输出数据流选择单元用于选择当前哪个所述缓存所述图像帧的地址区域与所述分块读写单元连接。
[0017]其中，所述图像链路加密装置还包括真值表单元，所述每个子加密单元都能够受控地开启或关闭，并根据各子加密单元开启或关闭状态在所述真值表单元中相应地填写真值表，所述真值表单元用于将当前的真值表传输至接收方。
[0018]其中，所述至少两个加密单元使用同一块FPGA实现，或者每个加密单元分别使用一块FPGA实现。
[0019]本实用新型还提供了一种图像链路解密装置，包括:内存缓冲器、分块读写单元、整帧读取单元和并行解密单元，所述并行解密单元通过所述分块读写单元连接所述内存缓冲器，所述整帧读取单元连接所述内存缓冲器；
[0020]所述内存缓冲器用于接收和缓存图像帧，并且缓存所述图像帧的地址区域被划分为至少两个地址块；
[0021]所述分块读写单元用于分别对所述至少两个地址块进行读写；
[0022]所述并行解密单元用于对从所述至少两个地址块读入的数据进行并行解密，并将解密后的数据分别写入相应的地址块；
[0023]所述整帧读取单元用于读取所述内存缓冲器中缓存所述图像帧的地址区域并输出解密后的整帧图像。
[0024]其中，所述分块读写单元提供至少两个用于连接所述并行解密单元的输入输出接口，并且所述输入输出接口与所述地址块一一对应。
[0025]其中，所述并行解密单元包括至少两个子解密单元，每个子解密单元与所述分块读写单元的一个所述输入输出接口连接，并且该子解密单元的解密处理能力与所述输入输出接口所对应地址块的图像帧分块尺寸相适配。
[0026]其中，所述内存缓冲器包括输入数据流选择单元，输出数据流选择单元，以及至少两个缓存所述图像帧的地址区域，每个所述缓存所述图像帧的地址区域均被划分为所述的至少两个地址块，所述输入数据流选择单元用于选择数据流当前的图像帧存入哪个所述缓存所述图像帧的地址区域，所述输出数据流选择单元用于选择当前哪个所述缓存所述图像帧的地址区域与所述分块读写单元连接。
[0027]其中，所述图像链路解密装置还包括真值表单元，所述真值表单元用于接收发送方提供的真值表，并根据该真值表控制各个子解密单元的开启或关闭。
[0028]其中，所述至少两个解密单元使用同一块FPGA实现，或者每个解密单元分别使用一块FPGA实现。
[0029]本实用新型还提供了一种图像链路加密传输系统，包括上述图像链路加密装置和上述图像链路解密装置；所述图像链路加密装置用于将解码后的图像帧，转换为加密的图像帧并将加密的图像帧传输给所述图像链路解密装置；所述图像链路解密装置用于接收加密的图像帧并对其进行解密，输出解密后的图像帧。
[0030]与现有技术相比，本实用新型具有下列技术效果:
[0031]1、可以使用位数较低(例如8位，即同一处理8Bit数据)、时钟频率较低(例如200-300MHZ)的通用FPGA实现UHD图像的链路加密、解密，成本低廉，且安全性高。
[0032]2、可灵活地实现图像部分明文部分加密地传输，特别适合收费类应用。例如用户未付费时可看到部分画面，而付费了才能看到全部画面。
【专利附图】
【附图说明】
[0033]以下，结合附图来详细说明本实用新型的实施例，其中:
[0034]图1示出了一种基于HDCP技术的图像链路加密方法的原理图；
[0035]图2示出了现有技术中一种基于DCI规范的图像链路加密方法的原理图；
[0036]图3示出了本实用新型一个实施例的图像链路加密和解密装置的结构示意图；
[0037]图4示出了本实用新型一个实施例中的真值表的示例图；
[0038]图5示出了本实用新型另一个实施例的图像链路加密和解密装置的结构示意图；
[0039]图6示出了本实用新型一个实施例中的内存缓冲器的存储格式示意图；
[0040]图7示出了本实用新型一个实施例中的分块读取过程示意图；
[0041]图8示出了本实用新型一个实施例中的分块写入过程示意图；
[0042]图9示出了分块读写单元的结构以及它与内存缓冲器连接的示意图；
[0043]图10示出了本实用新型一个实施例中对视频帧进行缓冲的原理图。
【具体实施方式】
[0044]根据本实用新型的一个实施例，提供了一种图像链路加密装置及相应的解密装置。加密装置和解密装置互相匹配，在发送方，图像链路加密装置接收图像数据流，对该数据流进行加密，然后将加密后的数据流传输至接收方。在接收方，解密装置将所接收的数据流进行解密和显示。
[0045]图3示出了该实施例的图像链路加密装置及解密装置的结构示意图。参考图3，其中图像链路加密装置包括:图像解码器、内存缓冲器、发送器、分块读写单元、整帧读取单元以及AES并行加密单元。图像解码器与内存缓冲器连接，整帧读取单元连接内存缓冲器和发送器，分块读写单元连接内存缓冲器和AES并行加密单元。其中，AES并行加密单元采用FPGA实现。
[0046]其中，图像解码器用于将图像数据流解码，并将解码后的图像帧输出至内存缓冲器。在一个实施例中采用H.264解码器。需要说明的是本实用新型中，在别的实施例中，图像链路加密装置也可以采用其它型号的解码器，或者图像链路加密装置本身不带解码器，而是将解码器外置。
[0047]内存缓冲器用于缓存图像帧。本实施例中，图像帧被划分为多个分块，以便于通过并行加密来降低对FPGA频率的要求。对应于图像帧的划分方式，内存缓冲器中存储单元的地址也可以组织成多个相应的地址块，这些地址块分别对应于图像帧的各个分块。这样，通过读取相应地址块的缓存数据，就实现了对图像帧的相应分块的读取。
[0048]本实施例中，并行加密单元包括多个并行的子加密单元，每个子加密单元都能够独立地对一个图像分块进行AES加密。分块读写单元是具有寻址功能的逻辑电路，它能够将内存缓冲器的多个地址块的数据读出并分别传输给对应的子加密单元，还能够将各个子加密单元输出的加密后图像分块分别写入内存缓冲器中相对应的地址块。整帧读取单元用于将内存缓冲器中的整帧图像读取并传输至发送器。一个实施例中，分块读写单元、整帧读取单元以及AES并行加密单元采用同一块FPGA实现，该FPGA采用XILINX XC7K70T制作。
[0049]发送器用于将加密后的图像数据流发送到接收方。本实施例中，发送器可采用SiI9136。
[0050]仍然参考图3，本实施例中，图像链路解密装置包括:接收器、内存缓冲器、显示单元、分块读写单元、整帧读取单元以及AES并行解密单元。接收器与内存缓冲器连接，AES并行解密单元通过分块读写单元连接内存缓冲器，整帧读取单元连接内存缓冲器和显示单
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[0051]接收器用于接收加密的图像数据流，并将加密的图像帧输出至内存缓冲器。本实施例中，接收器可采用SiI9233。
[0052]内存缓冲器用于缓存图像帧。与链路加密装置类似，链路解密装置中，内存缓冲器中的图像帧也被划分为多个分块。对应于图像帧的划分方式，内存缓冲器中存储单元的地址也可以组织成多个相应的地址块，这些地址块分别对应于图像帧的各个分块。这样，通过读取相应地址块的缓存数据，就实现了对图像帧的相应分块的读取。
[0053]AES并行解密单元包括多个并行的子解密单元，每个子解密单元都能够独立地对一个图像分块进行AES解密。分块读写单元是具有寻址功能的逻辑电路，它能够将内存缓冲器的多个地址块的数据读出并分别传输给对应的子解密单元，还能够将各个子解密单元输出的解密后图像分块分别写入内存缓冲器中相对应的地址块。整帧读取单元用于将内存缓冲器中的解密后的整帧图像读取并传输至显示单元。在一个实施例中，分块读写单元、整帧读取单元以及AES并行解密单元集成在同一块FPGA上，FPGA采用XILINX XC7K70T制作。
[0054]显示单元用于显示解密后的图像，可采用投影机、显示器、数字电视等实现。
[0055]上述实施例的图像链路加密和解密装置能够有效地降低UHD图像加密处理中对FPGA频率的要求。UHD图像可以根据FPGA的处理能力任意分成4/16/32/64/或更多块，这样以 UHD4K 为例，单块数据量就下降为 1.35Gbits/0.31Gbits/0.16Gbits/0.078Gbits。对FPGA时钟频率的要求就下降到169MHz/39MHz/20MHz/10MHz。这样一般通用的FPGA就完全可以处理每个分块。同时利用FPGA的并行能力，所有分块都可并行处理。这样就低成本的实现了对UHD图像进行链路加密。
[0056]进一步地,在另一个实施例中，在分块加密的同时，对分块建立真值表，对表中所代表的加密的分块赋值1，未加密的分块赋值0，并把该真值表传送到接收方，接收方对传过来的数据进行分块并根据真值表进行解密，然后显示。图4示出了一个对图像进行4分块时的真值表示例。
[0057]图5示出了一个具有真值表功能的实施例结构示意图。参考图5，为了实现真值表的功能，该实施例中，在发送方，在图3实施例的基础上增加真值表单元，该真值表单元与并行加密单元连接。并行加密单元中的各个子加密单元都能够受控地开启或关闭，并根据各子加密单元开启或关闭状态在真值表单元写入真值表。真值表单元将当前的真值表传输至接收方。在接收方，在图3实施例的基础上相应地增加真值表单元，用于接收发送方传来的真值表。真值表单元与并行解密单元连接，用于根据真值表控制并行解密单元中的各个子解密单元的开启或关闭。发送方和接收方的真值表单元均可以在FPGA模块中实现。本实施例中，对分块的加密可以更加灵活，例如可以只对一个分块加密，也可以全部分块加密，也可以任意挑选块加密，加密后只需要真值表中赋值并传给接收方即可。这种技术特别适合收费类应用。例如可以将加密解密方式配置为:用户未付费时可看到部分画面，而付费了才能看到全部画面。
[0058]进一步地，根据本实用新型的又一个实施例，分块读写单元包括寻址逻辑电路、面向内存缓冲器的多个输入输出接口以及面向AES加密单元或解密单元的多个输入输出接口。图9示出了分块读写单元的结构以及它与内存缓冲器连接的示意图。如前文所述，内存缓冲器用于接收并缓存图像帧。寻址逻辑电路是具有寻址功能的逻辑电路，它一端连接分别对应于不同内存地址块的多个内存输入输出接口(即面向内存缓冲器的多个输入输出接口)，另一端连接多个图像分块输入输出接口(即面向AES加密单元或解密单元的多个输入输出接口)，每个图像分块输入输出接口能够连接一个AES加密单元或者AES解密单元。每个内存地址块对应于一个图像分块，这样，分块读写单元能够将内存缓冲器的各个地址块数据读取至其所对应的图像分块输入输出接口，从而将所对应的图像分块传输给与该图像分块尺寸适配的AES加密单元或者AES解密单元。类似地，分块读写单元还能够将AES加密单元或者AES解密单元处理后的图像分块写入到内存缓冲器的相应地址块，从而构成完整的处理后(包括加密处理、解密处理)的图像帧。
[0059]本实施例中，整帧读取单元也是具有寻址功能的逻辑电路，它一端与内存缓冲器连接并对应于内存缓冲器中用于存储整帧数据的地址块，用于读取整帧图像，另一端与发送器或者显示单元连接，以便发送加密后的整帧图像，或者显示解密后的整帧图像。上述分块读写单元和整帧读取单元均集成在同一块FPGA上。
[0060]下面以对图像进行4分块对该实施例的加密工作流程进行说明:
[0061]首先原始图像以帧方式存储在内存缓冲器中，图6是其存储的格式示意图，参考图6，在内存缓冲器中按行排列，每行一共有4096个像素。参考图7，基于FPGA的分块读写单元在读取数据时，分4块区域(地址块)内存缓冲器中读出数据并进行加密处理。下图是分块处理流程图。缓冲区分为4块，分别对应块I区域为像素1-2048，行1-1080 ;块2区域为像素2049-4096，行1-1080 ;块3区域为像素1-2048，行1081-2160 ;块4区域为像素2049-4096，行1081-2160。此4个分块同时由分块读写单元读取至4个基于FPGA的加密模块(图7中分别以FPGAl?4表示)进行处理。
[0062]参考图8，基于FPGA的加密模块处理完毕后，分4块区域向内存缓冲器写入数据。缓冲区分为4块，分别对应块I区域为像素1-2048，行1-1080 ;块2区域为像素2049-4096，行 1-1080 ;块 3 区域为像素 1-2048，行 1081-2160 ;块 4 区域为像素 2049-4096，行1081-2160。此4个分块同时由4个基于FPGA的加密模块(图8中分别以FPGAl?4表示)写入内存缓冲器。
[0063]该实施例的解密工作流程与加密工作流程类似，此处不再赘述。
[0064]容易看出，基于本实施例的图像链路加密、解密装置，可以方便地通过同时接入多个低处理能力的AES加密或解密单元，来实现对高画质图像数据流(例如UHD图像数据流)的链路加密和解密，例如接入4个基于8位200-300MHZ通用FPGA的AES加密，即可实现UHD图像数据流的链路加密。并且，基于FPGA的支持较低分辨率的AES加密模块和解密模块已经非常成熟，而本实施例中可以直接利用现有的成熟AES加密模块和解密模块，因此，本实施例有助于进一步地减少UHD图像数据流链路加密传输的成本。
[0065]更进一步地，根据本实用新型的再一个实施例，改进了内存缓冲器，使得图像链路加密、解密装置在对视频帧进行缓冲时，能够利用乒乓操作处理流程来提高效率。
[0066]图10示出了本实施例的内存缓冲器，它包括一次连接的输入数据流选择单元，内存缓冲单元和输出数据流选择单元。内存缓冲单元包括多个数据缓冲区，每个数据缓冲区均可存储一帧图像。每个数据缓冲区的均按图9的实施例的方法划分地址块。输入数据流选择单元和输出数据流选择单元用于从多个数据缓冲区中选择一个，作为当前数据缓冲区，当前数据缓冲区与数据流处理模块连接。数据流处理模块是一个统称，它包括前文所述的分块读写单元和整帧读取单元。在同一时刻，分块读写单元仅与被选中的当前数据缓冲区连接并读写数据，并且，在处理(包括加密处理和解密处理)完成后，整帧读取单元也仅与被选中的当前数据缓冲区连接并读取数据。分块读写单元和整帧读取单元均与图9的实施例一致。
[0067]本实施例的内存缓冲器的缓存具体流程如下:参考图10，一帧图像数据流通过输入数据选择单元将图像数据流等时分配到RAM中四个不同Bank的数据缓冲区。在第I帧数据缓冲周期到来时，将输入的图像数据流缓存到数据缓冲区Bankl中；在第2帧数据缓冲周期到来时，通过输入数据选择单元的切换，将输入的图像数据流缓冲到数据缓冲区Bank2中，同时将图像数据缓冲区Bankl缓存的第I帧数据通过输出数据选择单元的选择，送到数据流处理模块进行处理；在第3帧数据缓冲周期到来时，通过输入数据选择单元的切换，将输入的图像数据流缓冲到数据缓冲区Bank3中，同时将图像数据缓冲区Bank2缓存的第2帧数据通过输出数据选择单元的选择，送到数据流处理模块进行处理；在第4帧数据缓冲周期到来时，通过输入数据选择单元的切换，将输入的图像数据流缓冲到数据缓冲区Bank4中，同时将图像数据缓冲区Bank3缓存的第3帧数据通过输出数据选择单元的选择，送到数据流处理模块进行处理；在第5帧数据缓冲周期到来时，通过输入数据选择单元的再次切换，将输入的图像数据流缓冲到数据缓冲区Bankl中，同时将图像数据缓冲区Bank4缓存的第4帧数据通过输出数据选择单元的选择，送到数据流处理模块进行处理，进而完成加密或解密处理。
[0068]另外，需要说明是，在一些实施例中，图像解码器、发送器、接收器、显示单元均可以省略。对于这一类的链路图像加密、解密装置，在实现图像链路传输时可使用外接的图像解码器、发送器、接收器和显示单元。
[0069]综上所述，本实用新型中使用了对UHD图像分块加密的方法，降低了 FPGA需处理的数据量，使通过FPGA能实现安全的链路加密。相比于HDCP的保护方式，本实用新型保证了传输层上的数据是安全的。而相比于DCI规范的链路加密，本实用新型实现了低成本的链路加密，并独创性的使用了任意分块的加密方式，可实现部分分块是明文传输，特别适合收费类应用，用户未付费时可看到部分画面，只有付费了才能看到全部画面，这样就刺激了消费。
[0070]最后应说明的是，以上实施例仅用以描述本实用新型的技术方案而不是对本技术方法进行限制，本实用新型在应用上可以延伸为其它的修改、变化、应用和实施例，并且因此认为所有这样的修改、变化、应用、实施例都在本实用新型的精神和教导范围内。
【权利要求】
1.一种图像链路加密装置，其特征在于，包括:内存缓冲器、分块读写单元、整帧读取单元和并行加密单元，所述并行加密单元通过所述分块读写单元连接所述内存缓冲器，所述整帧读取单元连接所述内存缓冲器； 所述内存缓冲器用于接收和缓存图像帧，并且缓存所述图像帧的地址区域被划分为至少两个地址块； 所述分块读写单元用于分别对所述至少两个地址块进行读写； 所述并行加密单元用于对从所述至少两个地址块读入的数据进行并行加密，并将加密后的数据分别写入内存缓冲器中相应的地址块； 所述整帧读取单元用于读取所述内存缓冲器中缓存所述图像帧的地址区域并输出加密后的整帧图像。
2.根据权利要求1所述的图像链路加密装置，其特征在于，所述分块读写单元提供至少两个用于连接所述并行加密单元的输入输出接口，并且所述输入输出接口与所述地址块--对应。
3.根据权利要求2所述的图像链路加密装置，其特征在于，所述并行加密单元包括至少两个子加密单元，每个子加密单元与所述分块读写单元的一个所述输入输出接口连接，并且该子加密单元的加密处理能力与所述输入输出接口所对应地址块的图像帧分块尺寸相适配。
4.根据权利要求1至3中任意一项所述的图像链路加密装置，其特征在于，所述内存缓冲器包括至少两个缓存所述图像帧的地址区域、输入数据流选择单元和输出数据流选择单元，每个所述缓存所述图像帧的地址区域均被划分为所述的至少两个地址块，所述输入数据流选择单元用于选择数据流当前的图像帧存入哪个所述缓存所述图像帧的地址区域，所述输出数据流选择单元用于选择当前哪个所述缓存所述图像帧的地址区域与所述分块读写单元连接。
5.根据权利要求3所述的图像链路加密装置，其特征在于，所述图像链路加密装置还包括真值表单元，所述每个子加密单元都能够受控地开启或关闭，并根据各子加密单元开启或关闭状态在所述真值表单元中相应地填写真值表，所述真值表单元用于将当前的真值表传输至接收方。
6.一种图像链路解密装置，其特征在于，包括:内存缓冲器、分块读写单元、整帧读取单元和并行解密单元，所述并行解密单元通过所述分块读写单元连接所述内存缓冲器，所述整帧读取单元连接所述内存缓冲器； 所述内存缓冲器用于接收和缓存图像帧，并且缓存所述图像帧的地址区域被划分为至少两个地址块； 所述分块读写单元用于分别对所述至少两个地址块进行读写； 所述并行解密单元用于对从所述至少两个地址块读入的数据进行并行解密，并将解密后的数据分别写入内存缓冲器中相应的地址块； 所述整帧读取单元用于读取所述内存缓冲器中缓存所述图像帧的地址区域并输出解密后的整帧图像。
7.根据权利要求6所述的图像链路解密装置，其特征在于，所述分块读写单元提供至少两个用于连接所述并行解密单元的输入输出接口，并且所述输入输出接口与所述地址块--对应。
8.根据权利要求7所述的图像链路解密装置，其特征在于，所述并行解密单元包括至少两个子解密单元，每个子解密单元与所述分块读写单元的一个所述输入输出接口连接，并且该子解密单元的解密处理能力与所述输入输出接口所对应地址块的图像帧分块尺寸相适配。
9.根据权利要求6至8中任意一项所述的图像链路解密装置，其特征在于，所述内存缓冲器包括输入数据流选择单元，输出数据流选择单元，以及至少两个缓存所述图像帧的地址区域，每个所述缓存所述图像帧的地址区域均被划分为所述的至少两个地址块，所述输入数据流选择单元用于选择数据流当前的图像帧存入哪个所述缓存所述图像帧的地址区域，所述输出数据流选择单元用于选择当前哪个所述缓存所述图像帧的地址区域与所述分块读写单元连接。
10.根据权利要求6至8中任意一项所述的图像链路解密装置，其特征在于，所述图像链路解密装置还包括真值表单元，所述真值表单元用于接收发送方提供的真值表，并根据该真值表控制各个子解密单元的开启或关闭。
11.一种图像链路加密传输系统，包括图像链路加密装置和图像链路解密装置，其特征在于，所述图像链路加密装置是权利要求1至5中任意一项所述的图像链路加密装置；所述图像链路解密装置是权利要求1至5中任意一项所述的图像链路解密装置；所述图像链路加密装置用于将解码后的图像帧，转换为加密的图像帧并将加密的图像帧传输给所述图像链路解密装置；所述图像链路解密装置用于接收加密的图像帧并对其进行解密，输出解密后的图像帧。
【文档编号】H04N19/15GK204145671SQ201420370865
【公开日】2015年2月4日 申请日期:2014年7月4日 优先权日:2014年7月4日
【发明者】马士超 申请人:雷欧尼斯（北京）信息技术有限公司