数据通信系统、数据通信装置以及传感器装置的制作方法

本发明涉及数据通信系统、数据通信装置以及传感器装置。

背景技术：

在单线式的双向数据通信中，存在通过一根通信线而从主机侧向辅机侧发送指令，并从辅机侧向主机侧返回指令应答这一形态。

这样的系统形态被用于产品出厂时的质量检验中，例如从相当于主机侧的检验设备向相当于辅机侧的产品发送指令，并由主机侧接收从辅机侧返回的应答，从而检测产品的质量。

作为现有的单线式双向通信技术，提出了例如进行A/D、D/A转换从而进行通信的技术(专利文献1)、通过计时时间来确定逻辑电平从而进行通信的技术(专利文献2)。另外，还提出了由第1设备通过重复第1电平和中间电平来向第2设备发送时钟，第2设备向第1设备发送在时钟的中间电平期间是否输出第2电平的信息的技术(专利文献3)。

另一方面，作为相当于双向通信的辅机侧的现有技术，提出了如下技

术：例如逐渐改变修整数据而测定传感器输出，确定使传感器输出变为期望值的修整数据并加以保存，并利用所保存的修整数据来调整传感器输出(专利文献4)。

【现有技术文献】

【专利文献】

【专利文献1】：日本专利特开2011-55312号公报

【专利文献2】：美国专利第5210846号说明书

【专利文献3】：日本专利特开2012-169746号公报

【专利文献4】：日本专利特开2002-310735号公报

技术实现要素：

【发明所要解决的技术问题】

在现有的单线式双向数据通信系统中，难以缩小电路规模。例如，在上述专利文献1中，内置有A/D、D/A转换器，另外，在专利文献2中，追加用于计时时间的定时器电路等，因而导致电路规模增大。

由此，在现有技术下，在想要实现从主机侧向辅机侧写入数据、或者从主机侧读出辅机侧的数据这样的双向通信时，主机侧和辅机侧的通信装置具有复杂的电路结构，从而存在电路规模增大这一缺点。

本发明是鉴于上述问题而完成的，其目的在于提供能够缩小电路规模且高效地进行单线式的双向数据通信的数据通信系统、数据通信装置以及传感器装置。

【解决技术问题所采用的技术方案】

为了解决上述课题，在一个方案中提供数据通信系统。数据通信系统具备：经由一根通信线与辅机侧进行双向通信的主机侧数据通信装置、和经由通信线与主机侧数据通信装置进行双向通信的辅机侧数据通信装置。

主机侧数据通信装置包括输入时钟侧晶体管、第1、第2、第3晶体管、主机侧电阻、连接切断电路以及主机侧数据重现电路。

输入时钟侧晶体管连接于基准电位与通信线之间，并根据输入时钟而进行切换。第1晶体管连接于第1电位与通信线之间。第2晶体管的一端与低于第1电位的第2电位连接。第3晶体管的一端与第2电位连接。主机侧电阻连接于第2晶体管的另一端与第3晶体管的另一端之间。连接切断电路根据第1晶体管的切换状态而切断第2、第3晶体管与通信线之间的电连接。主机侧数据重现电路将经由通信线而从辅机侧数据通信装置发送来的数据进行重现。

辅机侧数据通信装置包括第4晶体管、辅机侧电阻、时钟重现电路以及辅机侧数据重现电路。

第4晶体管连接于第3电位与通信线之间，所述第3电位与所述第1电位相同、或者高于所述第1电位。辅机侧电阻连接于通信线与基准电位之间。时钟重现电路将经由通信线而从主机侧数据通信装置发送来的时钟进行重现。辅机侧数据重现电路将经由通信线而从主机侧数据通信装置发送来的数据进行重现。

另外，在一个方案中提供经由一根通信线与辅机侧进行双向通信的数据通信装置。该数据通信装置具备：输入时钟侧晶体管、第1、第2、第3晶体管、主机侧电阻、连接切断电路以及主机侧数据重现电路。

输入时钟侧晶体管连接于基准电位与通信线之间，并根据输入时钟而进行切换。第1晶体管连接于第1电位与通信线之间。第2晶体管的一端与低于第1电位的第2电位连接。第3晶体管的一端与第2电位连接。主机侧电阻连接于第2晶体管的另一端与第3晶体管的另一端之间。连接切断电路根据第1晶体管的切换状态而切断第2、第3晶体管与通信线之间的电连接。主机侧数据重现电路将经由通信线而从辅机侧发送来的数据进行重现。

进而，在一个方案中提供经由一根通信线与主机侧进行双向通信的数据通信装置。该数据通信装置具备晶体管、辅机侧电阻、时钟重现电路以及辅机侧数据重现电路。

晶体管连接于辅机侧电位与通信线之间，该辅机侧电位与供给至主机侧的主机侧电位相同、或者高于主机侧电位。辅机侧电阻连接于通信线与基准电位之间。时钟重现电路将经由通信线而从主机侧发送来的时钟进行重现。辅机侧数据重现电路将经由通信线而从主机侧发送来的数据进行重现。

另外，在一个方案中提供经由一根通信线与主机侧进行双向通信并检测物理量的传感器装置。传感器装置具备接口电路、传感器元件、放大电路、辅助存储器、主存储器、调整电路以及控制电路。

接口电路包括晶体管、辅机侧电阻、时钟重现电路以及辅机侧数据重现电路，并经由通信线与主机侧进行通信，其中，晶体管连接于辅机侧电位与通信线之间，该辅机侧电位与供给至主机侧的主机侧电位相同或者高于主机侧电位，辅机侧电阻连接于一根通信线与基准电位之间，时钟重现电路将经由通信线从主机侧发送来的时钟进行重现，辅机侧数据重现电路将经由通信线从主机侧发送来的数据进行重现。传感器元件生成与检测出的物理量相对应的电信号。放大电路将电信号进行放大。辅助存储器临时存储被输入的修整数据。主存储器通过电写入动作而存储辅助存储器中所存储的修整数据。调整电路根据存储于辅助存储器中的修整数据、或者存储于主存储器中的修整数据而调整传感器元件的输出特性。控制电路决定主存储器的控制模式。

另外，作为装置端子而具有单个输出端子、单个输入输出接口端子以及多个电压施加用端子，其中，所述输出端子将利用放大电路放大后的电信号输出至外部，所述输入输出接口端子接收修整用时钟并输入、输出数据，以决定写入主存储器的所述修整数据，并且，所述输入输出接口端子与通信线路连接，所述电压施加用端子用于在向主存储器写入数据时施加电压。

发明效果

本发明能够缩小电路规模。

本发明的上述目的及其他目的、特征以及优点通过与作为本发明示例而示出优选实施方式的附图相关联的以下说明来阐明。

【附图说明】

图1是表示数据通信系统的构成例的图。

图2是表示数据通信系统的构成例的图。

图3是表示传输信号的波形的图。

图4是表示写入模式的工作波形的图。

图5是表示读出模式的工作波形的图。

图6是表示产生漏电流的电路结构的图。

图7是用于说明产生漏电流的原因的图。

图8是表示具有漏电流抑制功能的变形例的电路结构的图。

图9是表示数据通信系统的结构例的图。

图10是表示系统结构例的图。

图11是表示另一系统结构例的图。

图12是表示另一系统结构例的图。

图13是表示另一系统结构例的图。

图14是表示通信格式的图。

图15是表示另一通信格式的图。

图16是表示状态转移的图。

图17是表示另一状态转移的图。

图18是表示传感器装置的结构例的图。

图19是表示3比特指令寄存器的功能例的图。

图20是表示状态转移的图。

图21是说明各状态的图。

图22是表示向EPROM进行写入的写入模式的动作的时序图。

图23是表示复位模式的动作的时序图。

图24是表示半导体物理量传感器装置的结构的图。

【具体实施方式】

以下，参照附图对实施方式进行说明。图1是表示数据通信系统的结构例的图。数据通信系统1具备主机侧数据通信装置1a和辅机侧数据通信装置1b。

另外，主机侧数据通信装置1a的端子DIO与辅机侧数据通信装置1b的端子OW通过一根通信线L1进行连接，主机侧数据通信装置1a与辅机侧数据通信装置1b之间经由通信线L1进行双向通信。

主机侧数据通信装置1a包括NMOS(N channel Metal Oxide Semiconductor：N沟道型金属氧化物半导体)晶体管MN1、PMOS(Pchannel MOS：P沟道型金属氧化物半导体)晶体管MP1～MP3、电阻R1(主机侧电阻)、逆变器Inv1、连接切断电路1a-1以及主机侧数据重现电路1a-2。

此外，NMOS晶体管MN1相当于输入时钟侧晶体管，PMOS晶体管MP1～MP3分别相当于第1～第3晶体管。

NMOS晶体管MN1连接于基准电位(GND)与通信线L1之间，并根据时钟ck进行切换。

PMOS晶体管MP1连接于5V(第1电位)与通信线L1之间。PMOS晶体管MP2的一端(源极)与3.3V(低于第1电位的第2电位)连接。PMOS晶体管MP3的一端(源极)与3.3V连接。

电阻R1连接于PMOS晶体管MP2的另一端(漏极)与PMOS晶体管MP3的另一端(漏极)之间。

连接切断电路1a-1根据PMOS晶体管MP1的通断状态，来切断PMOS晶体管MP2、MP3与通信线L1之间的电连接。

主机侧数据重现电路1a-2将经由通信线L1从辅机侧数据通信装置1b发送来的数据进行重现。

另一方面，辅机侧数据通信装置1b包括PMOS晶体管MP4、电阻R2(辅机侧电阻)、时钟重现电路1b-1以及辅机侧数据重现电路1b-2。PMOS晶体管MP4相当于第4晶体管。

PMOS晶体管MP4连接于5V(第3电位)与通信线L1之间。此外，供给至辅机侧数据通信装置1b的第3电位是与主机侧数据通信装置1a的第1电位相同或者高于第1电位的电位，在此，示出与第1电位(5V)相同的例子。

电阻R2连接于通信线L1与GND之间。时钟重现电路1b-1将经由通信线L1对从主机侧数据通信装置1a发送来的时钟进行重现并输出。

辅机侧数据重现电路1b-2将经由通信线L1从主机侧数据通信装置1a发送来的数据进行重现并输出。

在此，NMOS晶体管MN1在输入至逆变器Inv1中的时钟ck为低电位电平(低电平)时导通，使通信线L1上的电位变为GND。

若在从主机侧向辅机侧写入数据时，数据、主机侧使能信号以及时钟ck变为高电位电平(高电平)，则PMOS晶体管MP1根据变为低电平的第1条件信号r1而导通，使通信线L1上的电位变为5V。

若在从主机侧向辅机侧写入数据时，数据变为低电平且主机侧使能信号以及时钟ck变为高电平，则PMOS晶体管MP2根据变为低电平的第2条件信号r2而导通，使通信线L1上的电位变为3.3V。

若在从主机侧读出辅机侧的数据时，主机侧使能信号变为低电平，则PMOS晶体管MP3根据变为低电平的第3条件信号r3而导通，经由电阻R1而使通信线L1变为3.3V的上拉状态。

若在主机侧读出从辅机侧发送来的数据时，数据和辅机侧使能信号以及由时钟重现电路1b-1重现的时钟变为高电平，则PMOS晶体管MP4根据变为低电平的第4条件信号r4而导通，使通信线L1上的电位变为5V。

根据上述数据通信系统1的结构，能够经由一根通信线L1而高效地从主机侧向辅机侧写入数据、或者从主机侧读出辅机侧的数据，另外，能够缩小电路规模。

接着，对于数据通信系统1的具体构成例进行说明。图2是表示数据通信系统的结构例的图。数据通信系统1-1具备主机侧数据通信装置10m和辅机侧数据通信装置10s，主机侧数据通信装置10m与辅机侧数据通信装置10s通过一根通信线L1进行连接。

主机侧数据通信装置10m利用多个电源进行工作，在图2的示例中，工作电源为5V和3.3V。辅机侧数据通信装置10s利用单个电源进行工作，在图2的示例中，工作电源为单个5V(也可以为高于5V的电压)。另外，主机侧数据通信装置10m和辅机侧数据通信装置10s的GND相同。

主机侧数据通信装置10m例如相当于进行辅机侧数据通信装置10s的检验的检验设备(检验器)，辅机侧数据通信装置10s相当于通过主机侧数据通信装置10m进行检验的产品(例如IC(Integrated Circuit：集成电路))。

此外，主机侧数据通信装置10m和辅机侧数据通信装置10s均是通信接口电路，为了实现上述检验功能等，在上级设有控制电路(之后在图10～图13中进行说明)。

主机侧数据通信装置10m具有端子DO、端子DE、端子CLK、端子DI以及端子DIO。端子DO、端子DE、端子CLK以及端子DI为内部端子，端子DIO为外部端子。端子DO是输入应从主机侧向辅机侧发送的数据(检验用的指令、写入数据等)的端子，端子DE是输入主机侧的使能信号的端子。端子CLK是输入时钟的端子。

端子DI是输出从辅机侧数据通信装置10s发送来的数据的端子、或者是将主机侧数据通信装置10m所发送的数据进行反馈并输出的端子。

端子DIO是与通信线L1的一端连接，用于与辅机侧数据通信装置10s进行通信的输入输出接口端子。

另外，主机侧数据通信装置10m的构成元件包括逻辑元件Ic1、Ic2、逆变器Inv0、Inv1、电阻R1、NMOS晶体管MN1、PMOS晶体管MP0～MP3、比较器Cmp1以及基准电压源Vr1。

此外，比较器Cmp1和基准电压源Vr1实现图1的主机侧数据重现电路1a-2的功能，逆变器Inv0和PMOS晶体管MP0实现图1的连接切断电路1a-1的功能(关于连接切断电路1a-1，之后在图6～图8中说明)。

逻辑元件Ic1是如下那样的3输入1输出的逻辑运算电路，例如在朝向输入端a4～a6的3个输入为高电平的输入条件时，输出(该输出相对于第1条件信号r1)为低电平，其他输入条件时输出为高电平。

另外，逻辑元件Ic2是如下那样的3输入1输出的逻辑运算电路，例如在朝向输入端a1的1个输入为低电平、朝向输入端a2、a3的2个输入为高电平的输入条件时，输出(该输出相当于第2条件信号r2)为低电平，其他输入条件时输出为高电平。此外，从端子DE输入的使能信号相当于第3条件信号r3。

主机侧数据通信装置10m中的各元件的连接关系如下，端子DO与逻辑元件Ic2的输入端a1和逻辑元件Ic1的输入端a4连接。端子DE与逻辑元件Ic2的输入端a2、逻辑元件Ic1的输入端a5以及PMOS晶体管MP3的栅极连接。

端子CLK与逻辑元件Ic2的输入端a3、逻辑元件Ic1的输入端a6以及逆变器Inv1的输入端连接。端子DI与比较器Cmp1的输出端连接。

逻辑元件Ic2的输出端与PMOS晶体管MP2的栅极连接，逻辑元件Ic1的输出端与PMOS晶体管MP1的栅极和逆变器Inv0的输入端连接。

PMOS晶体管MP1的源极与5V电源连接。PMOS晶体管MP1的漏极与NMOS晶体管MN1的漏极、比较器Cmp1的正侧输入端、PMOS晶体管MP0的漏极以及端子DIO连接。

NMOS晶体管MN1的栅极与逆变器Inv1的输出端连接，NMOS晶体管MN1的源极与GND连接。比较器Cmp1的负侧输入端与基准电压源Vr1的正侧端子连接，基准电压源Vr1的负侧端子与GND连接。

PMOS晶体管MP3的源极与3.3V电源和PMOS晶体管MP2的源极连接，PMOS晶体管MP3的漏极与电阻R1的一端连接。

PMOS晶体管MP2的漏极与电阻R1的另一端和PMOS晶体管MP0的源极连接，PMOS晶体管MP0的栅极与逆变器Inv0的输出端连接。

在此，与比较器Cmp1的负侧输入端连接的基准电压源Vr1产生5V(第1电位)与3.3V(第2电位)的中间电位(≈4.2V)。

因此，当比较器Cmp1的正侧输入端的输入信号的电平在4.2V以上时，比较器Cmp1输出高电平(5V)的信号。另外，当比较器Cmp1的正侧输入端的输入信号的电平低于4.2V时，输出低电平(GND)的信号。

另一方面，辅机侧数据通信装置10s具有端子ICDH、端子ICDE、端子ICCLK、端子ICDI以及端子OW(one wire：单线)。端子ICDH、端子ICDE、端子ICCLK以及端子ICDI为内部端子，端子OW为外部端子。端子ICDH是输入应从辅机侧向主机侧发送的数据(对于指令的响应等)的端子，端子ICDE是输入辅机侧的使能信号的端子。

端子ICCLK是输出重现时钟的端子。端子ICDI是输出从主机侧数据通信装置10m发送来的数据的端子、或者是将辅机侧数据通信装置10s所发送的数据进行反馈并输出的端子。端子OW是与通信线L1的另一端连接，用于与主机侧数据通信装置10m进行通信的输入输出接口端子。

另外，辅机侧数据通信装置10s的构成元件包括逻辑元件Ic3、缓冲器Ic4、电阻R2、PMOS晶体管MP4、比较器Cmp2以及基准电压源Vr2。

此外，比较器Cmp2和基准电压源Vr2实现图1的辅机侧数据重现电路1b-2的功能，缓冲器Ic4实现图1的时钟重现电路1b-1的功能。

逻辑元件Ic3是如下那样的3输入1输出的逻辑运算电路，例如在朝向输入端b1～b3的3个输入为高电平的输入条件时，输出(该输出相当于第4条件信号r4)为低电平，其他输入条件时输出为高电平。

另外，设置于主机侧数据通信装置10m中的电阻R1和设置于辅机侧数据通信装置10s中的电阻R2各自的电阻值的关系为：R1＜＜R2。

辅机侧数据通信装置10s中的各元件的连接关系如下，端子ICDH与逻辑元件Ic3的输入端b1连接，端子ICDE与逻辑元件Ic3的输入端b2连接。端子ICCLK与逻辑元件Ic3的输入端b3和缓冲器Ic4的输出端连接。端子ICDI与比较器Cmp2的输出端连接。

PMOS晶体管MP4的栅极与逻辑元件Ic3的输出端连接，PMOS晶体管MP4的源极与5V电源连接。PMOS晶体管MP4的漏极与端子OW、电阻R2的一端、缓冲器Ic4的输入端以及比较器Cmp2的正侧输入端连接。

电阻R2的另一端与GND连接，比较器Cmp2的负侧输入端与基准电压源Vr2的正侧端子连接，基准电压源Vr2的负侧端子与GND连接。

在此，与比较器Cmp2的负侧输入端连接的基准电压源Vr2产生5V(第3电位)与3.3V(第2电位)的中间电位(≈4.2V)。

因此，当比较器Cmp2的正侧输入端的输入信号的电平在基准电压4.2V以上时，从比较器Cmp2输出高电平(5V)的信号。另外，当比较器Cmp2的正侧输入端的输入信号的电平低于基准电压4.2V时，输出低电平(GND)的信号。

接着，对于数据通信系统1-1的通信线L1上的传输信号的波形进行说明。图3是表示传输信号的波形的图。主机侧数据通信装置10m生成由时钟和数据合成而得的串行通信信号w1，并经由通信线L1进行发送。串行通信信号w1具有5V、3.3V以及GND这三电平。

辅机侧数据通信装置10s在收到从主机侧数据通信装置10m发送来的串行通信信号w1后，将时钟和数据进行重现。

该情况下，时钟的高电平根据串行通信信号w1的5V电平或者3.3V电平得到重现，时钟的低电平相当于串行通信信号w1的GND。

另外，数据的高电平根据串行通信信号w1的5V电平得到重现，数据的低电平相当于串行通信信号w1的3.3V电平或者GND。

接着，利用图2和图4对主机侧数据通信装置10m向辅机侧数据通信装置10s写入数据时的写入模式的动作进行说明。

图4是表示写入模式的工作波形的图。在图中的波形中，将输入端子CLK中的时钟设为时钟ckm，将输入端子DO中的数据设为数据dm1，将输入端子DE中的主机侧使能信号设为使能信号e1。

另外，将从端子ICCLK输出的重现时钟设为时钟cks，将从端子ICDI输出的重现数据设为数据ds1，将输入端子ICDE中的辅机侧使能信号设为使能信号e2。

此外，在从主机侧向辅机侧写入的写入模式时，主机侧的使能信号e1变为高电平，辅机侧的使能信号e2变为低电平。

[时间段t1、t3、t5、t7、t9]在主机侧数据通信装置10m中，当时钟ckm为低电平时，NMOS晶体管MN1导通。因此，由于端子DIO与GND连接，因此，无论应发送的数据dm1的电平为何，流经通信线L1的串行通信信号w1均为GND。

另一方面，在辅机侧数据通信装置10s中，由于端子OW变为GND，因而缓冲器Ic4的输入变为GND，从缓冲器Ic4输出的时钟cks变为低电平(GND)。

此外，缓冲器Ic4为CMOS(Complementary MOS：互补金属氧化物半导体)元件，工作阈值电压为2.5V左右。因此，在输入低于2.5V的电压时，缓冲器Ic4的输出电平变为GND。

另一方面，由于比较器Cmp2的正侧输入端变为GND，低于负侧输入端的基准电压4.2V，因此，比较器Cmp2输出低电平的数据ds1。

[时间段t2、t6]在主机侧数据通信装置10m中，时钟ckm变为高电平，数据dm1变为高电平，使能信号e1变为高电平，辅机侧数据通信装置10s的使能信号e2变为低电平。

此时，系统内的NMOS晶体管MN1、PMOS晶体管MP0～MP4的通断状态分别为：(MN1、MP0、MP1、MP2、MP3、MP4)＝(断开、断开、导通、断开、断开、断开)。因此，由于端子DIO与5V电源连接，因而串行通信信号w1变为5V电平。

另一方面，在辅机侧数据通信装置10s中，由于端子OW变为5V，因而缓冲器Ic4的输入变为5V，从缓冲器Ic4输出的时钟cks变为高电平(5V)。

此外，由于缓冲器Ic4的工作阈值电压为2.5V左右，因而在输入高于2.5V的电压时，缓冲器Ic4的输出电平变为工作电源的5V。

另一方面，由于比较器Cmp2的正侧输入端变为5V，高于负侧输入端的基准电压4.2V，因此，比较器Cmp2输出高电平的数据ds1。此外，图中示出在传送延迟时间Δt之后输出高电平的情况。

[时间段t4、t8]在主机侧数据通信装置10m中，时钟ckm为高电平，数据dm1为低电平，使能信号e1为高电平，辅机侧数据通信装置10s的使能信号e2变为低电平。

此时，系统内的NMOS晶体管MN1、PMOS晶体管MP0～MP4的通断状态分别为：(MN1、MP0、MP1、MP2、MP3、MP4)＝(断开、导通、断开、导通、断开、断开)。因此，由于端子DIO与3.3V电源连接，因而串行通信信号w1变为3.3V电平。

另一方面，在辅机侧数据通信装置10s中，由于端子OW变为3.3V，因而缓冲器Ic4的输入变为3.3V，从缓冲器Ic4输出的时钟cks变为高电平(5V)。

此外，由于缓冲器Ic4的工作阈值电压为2.5V左右，因而如上所述在输入高于2.5V的电压时，缓冲器Ic4的输出电平变为工作电源的5V。

另一方面，由于比较器Cmp2的正侧输入端变为3.3V，低于负侧输入端的基准电压4.2V，因此，比较器Cmp2输出低电平的数据ds1。

由此可知，在从主机向辅机进行写入的写入模式中，主机侧的时钟在辅机侧得到重现，另外，主机侧的数据的高电平大致在时间段t2、t6中被写入辅机侧。

接着，根据图2和图5对主机侧数据通信装置10m读出从辅机侧数据通信装置10s发送来的数据时的读出模式的动作进行说明。

图5是表示读出模式的工作波形的图。作为与图4所示的波形不同的波形，将从端子DI输出的数据设为数据dm2，将输入端子ICDH的数据设为数据ds2。另外，从端子DO输入的数据dm1可以为任意电平(高电平或低电平均可)，故未图示。

此外，在从主机侧向辅机侧的读出模式时，主机侧的使能信号e1变为低电平，辅机侧的使能信号e2变为高电平。

[时间段t11、t13、t15、t17、t19]在主机侧数据通信装置10m中，当时钟ckm为低电平时，NMOS晶体管MN1导通。因此，由于端子DIO与GND连接，因而串行通信信号w1变为GND电平。

另一方面，在辅机侧数据通信装置10s中，由于端子OW变为GND，因而缓冲器Ic4的输入变为GND，由于低于缓冲器Ic4的工作阈值电压，因而从缓冲器Ic4输出的时钟cks变为低电平。

另外，在主机侧数据通信装置10m中，由于比较器Cmp1的正侧输入端变为GND，低于负侧输入端的基准电压4.2V，因而比较器Cmp1输出低电平的数据dm2。

[时间段t12、t14]在主机侧数据通信装置10m中，时钟ckm为高电平，使能信号e1为低电平，在辅机侧数据通信装置10s中，数据ds2为低电平，使能信号e2为高电平。

此时，系统内的NMOS晶体管MN1、PMOS晶体管MP0～MP4的通断状态分别为：(MN1、MP0、MP1、MP2、MP3、MP4)＝(断开、导通、断开、断开、导通、断开)。因此，由于端子OW成为经由电阻R1的3.3V的上拉状态，因而串行通信信号w1变为3.3V电平。

另一方面，在辅机侧数据通信装置10s中，由于缓冲器Ic4的输入变为3.3V，高于缓冲器Ic4的工作阈值电压，因而时钟cks变为5V电平。

另外，在主机侧数据通信装置10m中，由于比较器Cmp1的正侧输入端变为3.3V，低于负侧输入端的基准电压4.2V，因而比较器Cmp1输出低电平的数据dm2。

[时间段t16、t18]在主机侧数据通信装置10m中，时钟ckm为高电平，使能信号e1为低电平，在辅机侧数据通信装置10s中，数据ds2为高电平，使能信号e2为高电平。

此时，主机侧的NMOS晶体管MN1、PMOS晶体管MP0～MP3的通断状态分别为：(MN1、MP0、MP1、MP2、MP3)＝(断开、导通、断开、断开、导通)。

另一方面，在辅机侧数据通信装置10s中，此时成为缓冲器Ic4的输入电压高于缓冲器Ic4的工作阈值电压的状态，从而时钟cks变为5V电平。于是，由于辅机侧的PMOS晶体管MP4的通断状态变为导通，端子OW与辅机侧的5V电源连接，因而串行通信信号w1变为5V电平。

另外，在主机侧数据通信装置10m中，由于比较器Cmp1的正侧输入端变为5V，高于负侧输入端的基准电压4.2V，因而比较器Cmp1输出高电平的数据dm2。

由此可知，在从主机读出辅机的读出模式中，主机侧的时钟在辅机侧得到重现，另外，辅机侧的数据的高电平在时间段t16、t18中被主机侧读出。

接着，对于连接切断电路1a-1中的主机侧的漏电流(leak current)抑制功能进行说明。在数据通信系统1-1的主机侧数据通信装置10m中，构成抑制有可能从PMOS晶体管MP2、MP3流出的漏电流的电路结构。

首先，示出产生漏电流的电路结构。图6是表示产生漏电流的电路结构的图。数据通信系统100具备主机侧数据通信装置100m和辅机侧数据通信装置10s。

主机侧数据通信装置100m构成为不具有图2所示的逆变器Inv0和PMOS晶体管MP0。因此，PMOS晶体管MP2的漏极和电阻R1的另一端直接与端子DIO连接。其他结构与图2相同。

在将主机侧的数据通信装置形成为图6所示的主机侧数据通信装置100m的结构时，存在PMOS晶体管MP2、MP3产生漏电流这一问题。

图7是用于说明产生漏电流的原因的图。示出PMOS晶体管MP2、MP3的剖面结构。

在PMOS晶体管MP1为导通状态时，成为使通信线L1变为5V的动作。此时，在图6的主机侧数据通信装置100m的结构中，PMOS晶体管MP2的漏极侧电位高于3.3V。同样地，PMOS晶体管MP3的漏极侧电位也经由电阻R1变得高于3.3V。

因此，电流(漏电流)经由PMOS晶体管MP2、MP3的体二极管(寄生二极管)Db沿着图7所示的箭头方向流过，从而产生通信线L1的信号电压未达到5V这一不良情况。

为了改善上述不良情况，在图2所示的主机侧数据通信装置10m中，作为连接切断电路1a-1而追加了逆变器Inv0和PMOS晶体管MP0。

在图2中，逆变器Inv0的输入与PMOS晶体管MP1的栅极连接，使逆变器Inv0的输出与PMOS晶体管MP0的栅极连接。另外，PMOS晶体管MP0的源极与PMOS晶体管MP2的漏极和电阻R1的另一端连接。

PMOS晶体管MP0的漏极与端子DIO、PMOS晶体管MP1的漏极、NMOS晶体管MN1的漏极以及比较器Cmp1的正侧输入端连接。

通过采用上述结构，在PMOS晶体管MP1为导通状态时，PMOS晶体管MP0变为截止状态，通信线L1与PMOS晶体管MP2、MP3之间的电连接被切断(变为高阻抗)

由此，在通信线L1为5V时，PMOS晶体管MP2、MP3的体二极管Db变为断开，因此，不会产生漏电流，通信线L1正常地维持为5V(其中，将PMOS晶体管MP0的背栅电压设为5V)。

接着，对于具有漏电流抑制功能的结构的变形例进行说明。以上使用逆变器Inv0和PMOS晶体管MP0来抑制漏电流的产生，但是，使用二极管也可以得到同等的效果。变形例为使用二极管的电路结构的情况。

图8是表示具有漏电流抑制功能的变形例的电路结构的图。数据通信系统1-2具备主机侧数据通信装置10m-1和辅机侧数据通信装置10s。

主机侧数据通信装置10m-1构成为：不具备图2所示的逆变器Inv0和PMOS晶体管MP0，取而代之设有二极管Di(正向电压Vf例如为0.7V)以作为连接切断电路1a-1。

二极管Di的阳极与PMOS晶体管MP2的漏极和电阻R1的另一端连接。二极管Di的阴极与PMOS晶体管MP1的漏极、NMOS晶体管MN1的漏极、比较器Cmp1的正侧输入端以及端子DIO连接。另外，PMOS晶体管MP2、MP3的源极与4V的电源连接。其他结构与图2相同。

通过采用上述构成，当通信线L1为5V时，二极管Di被反向偏置，因而未有由PMOS晶体管MP2、MP3产生的漏电流流过。

此外，当PMOS晶体管MP2、MP3为导通状态时，二极管Di变为正向偏置，从而产生正向电压Vf(该例中为0.7V)的电压降。因此，将PMOS晶体管MP2、MP3的源级电压设定为比3.3V高0.7V，从而在4.0V下进行使用。

接着，对于具有将辅机侧的异常通知给主机侧的警报功能的数据通信系统进行说明。

图9是表示数据通信系统的结构例的图。数据通信系统1-3具备主机侧数据通信装置10m和辅机侧数据通信装置10s-1。

辅机侧数据通信装置10s-1作为新的端子而具备端子ALM，该端子ALM中输入用于通知辅机的异常(温度异常、电源电压异常等)的信号。

另外，辅机侧数据通信装置10s-1构成为：不具备图2所示的逻辑元件Ic3，取而代之具备逻辑元件Ic5、Ic6以及逆变器Inv2。

逻辑元件Ic5是3输入1输出的逻辑运算电路，例如在朝向输入端b4～b6的3个输入为高电平的输入条件时，输出变为低电平，其他输入条件时输出变为高电平。

逻辑元件Ic6是2输入1输出的逻辑运算电路(与2输入1输出的与元件等效)，在2个输入中的任意一个为低电平时，输出变为低电平，在2个输入两者均为高电平时输出变为高电平。

在此，端子ALM与逆变器Inv2的输入端连接。端子ICDH与逻辑元件Ic5的输入端b4连接，端子ICDE与逻辑元件Ic5的输入端b5连接，端子ICCLK与逻辑元件Ic5的输入端b6和缓冲器Ic4的输出端连接。

逆变器Inv2的输出端与逻辑元件Ic6的一个输入端连接，逻辑元件Ic5的输出端与逻辑元件Ic6的另一个输入端连接。逻辑元件Ic6的输出端与PMOS晶体管MP4的栅极连接。其他结构与图2相同。

端子ALM中输入从辅机侧数据通信装置10s-1的控制电路发送来的警报信号dalm，当辅机侧发生异常时，警报信号dalm变为高电平。

因此，无论端子ICDH和端子ICDE的电平为何，当警报信号为高电平时，PMOS晶体管MP4导通，通信线L1变为5V状态。由此，主机侧数据通信装置10m能够立即识别出辅机侧的异常状态。

接下来，使用图10至图13对系统结构例进行说明。图10是表示系统结构例的图。数据通信系统2-1具备主机侧装置20a和辅机侧装置30a，主机侧装置20a与辅机侧装置30a通过通信线L1进行连接。

主机侧装置20a具备主机侧控制电路22a、和相当于主机侧数据通信装置10m的主机侧接口电路21a。另外，主机侧接口电路21a包括端子DO、DE、CLK、DI。

主机侧控制电路22a将数据dm1发送给端子DO，将使能信号e1发送给端子DE，将时钟ckm发送给端子CLK。主机侧接口电路21a从端子DI向主机侧控制电路22a发送数据dm2。

另一方面，辅机侧装置30a具备辅机侧控制电路32a、和相当于辅机侧数据通信装置10s的辅机侧接口电路31a。辅机侧接口电路31a包括端子ICDH、ICDE、ICCLK、ICDI。

辅机侧控制电路32a将数据ds2发送给端子ICDH，将使能信号e2发送给端子ICDE。辅机侧接口电路31a从端子ICCLK向辅机侧控制电路32a发送时钟cks，且从端子ICDI发送数据ds1。

图11是表示另一系统结构例的图。示出一根通信线上连接有多个辅机侧装置的多配线型的系统结构例。数据通信系统2-2具备主机侧装置20a和辅机侧装置30a-1～30a-n，主机侧装置20a与辅机侧装置30a-1～30a-n通过通信线L1a进行连接。通信线L1a在辅机侧构成为多配线结构。

辅机侧装置30a-1包括辅机侧接口电路31a-1和辅机侧控制电路32a-1。同样地，辅机侧装置30a-n包括辅机侧接口电路31a-n和辅机侧控制电路32a-n。此外，控制电路侧与接口电路侧的连接关系与图10相同。

图12是表示又一系统结构例的图。示出具有警报通知功能时的系统结构例。数据通信系统2-3具备主机侧装置20a和辅机侧装置30b，主机侧装置20a与辅机侧装置30b通过通信线L1进行连接。

辅机侧装置30b包括辅机侧接口电路31b和辅机侧控制电路32b。辅机侧接口电路31b除了端子ICDH、ICDE、ICCLK、ICDI之外还包括端子ALM。

辅机侧控制电路32b在从上级收到异常通知时，向端子ALM发送高电平的警报信号dalm。其他结构与图10相同。

图13是表示又一系统结构例的图。示出将主机侧替换为微型计算机的系统结构例。数据通信系统2-4具备微型计算机20b和辅机侧装置30c，微型计算机20b与辅机侧装置30c通过通信线L1进行连接。其他构成与图12相同。

在此，在上述系统构成中，在将本数据通信系统利用于IC的量产检验等时，通过将主机侧装置设为检验器，将辅机侧装置设为IC，并形成为例如图11所示的多配线连接，从而能够一次性高效地进行量产检验。

另外，在量产检验完成后，不需要通信功能，只要仅将异常输出从辅机侧通知给主机侧即可。因此，在图12、图13所示的结构中，通信线L1被用作通知异常检测的线路。

接下来，对于通信格式进行说明。图14是表示通信格式的图。(a)表示仅N比特的指令cm1的通信格式f1的情况。

在主机侧数据通信装置10m无需与辅机侧数据通信装置10s进行数据交换，而仅进行某种设定的情况下，使用通信格式f1。

例如，在使辅机侧复位(初始化)的情况下，主机侧数据通信装置10m向辅机侧发送指示复位的指令cm1，辅机侧数据通信装置10s收到该指令cm1后执行复位。

(b)示出了包含N比特的指令cm1和M比特的指令处理用有效载荷(payload)cm2的通信格式f2的情况。

在主机侧数据通信装置10m与辅机侧数据通信装置10s进行需要数据交换的数据写入/读出等时，使用通信格式f2。

在进行数据写入时，主机侧数据通信装置10m对于辅机侧数据通信装置10s发送指示写入数据的指令cm1、和插入有应写入数据的指令处理用有效载荷cm2。

另外，在进行数据读出时，主机侧数据通信装置10m向辅机侧发送指示读出数据的指令cm1，辅机侧数据通信装置10s在收到指令cm1后，将根据指令cm1的指示读出的数据插入指令处理用有效载荷cm2中并返回。

图15是表示另一通信格式的图。(a)表示包括N比特的指令cm1和K比特的地址ad1的通信格式f1a的情况。(b)表示包含N比特的指令cm1、M比特的指令处理用有效载荷cm2以及K比特的地址ad1在内的通信格式f2a的情况。

这样的通信格式f1a、f2a适用于图11所示的数据通信系统2-2的情况中，地址ad1中设定了辅机侧装置30a-1～30a-n的地址值(或者辅机侧接口电路31a-1～31a-n的地址值)。

接下来，对于状态转移进行说明。图16是表示状态转移的图。示出根据不具有地址ad1的域(field)的通信格式，在主机与辅机之间进行通信时的状态转移。

[S1]主机侧装置和辅机侧装置启动。

[S2]主机侧装置和辅机侧装置转移至工作等待状态(IDLE)。

[S3]主机侧装置和辅机侧装置转移至指令设定状态(CMD)。在指令设定状态(CMD)中，进行指令的设定、接收、解码处理等。

[S4]在指令例如为软件复位的情况下，从指令设定状态(CMD)转移至工作等待状态(IDLE)。

[S5]在指令为数据写入的情况下，从指令设定状态(CMD)转移至数据写入状态(WT)。在数据写入状态(WT)中，从主机侧数据通信装置10m向辅机侧数据通信装置10s发送写入数据。

[S6]在数据写入结束后，从数据写入状态(WT)转移至工作等待状态(IDLE)。

[S7]在指令为数据读出的情况下，从指令设定状态(CMD)转移至数据读出状态(RD)。在数据读出状态(RD)中，从辅机侧数据通信装置10s向主机侧数据通信装置10m发送读出数据。

[S8]在数据读出结束后，从数据读出状态(RD)转移至工作等待状态(IDLE)。

此外，上述指令设定状态(CMD)、数据写入状态(WT)以及数据读出状态(RD)的各处理时间预先根据时钟数而定。因此，在主机侧和辅机侧的控制电路中，进行时钟的计数处理，检测状态转移时的时刻。

图17是表示另一状态转移的图。示出根据具有地址ad1的域的通信格式，在主机与辅机之间进行通信时的状态转移。

[S11]主机侧装置和辅机侧装置启动。

[S12]主机侧装置和辅机侧装置转移至工作等待状态(IDLE)。

[S13]主机侧装置和辅机侧装置转移至指令设定状态(CMD)。

[S13a]主机侧装置和辅机侧装置转移至地址通信状态(ADR)。在地址通信状态(ADR)中，从主机侧装置向辅机侧装置发送规定地址。

[S14]地址并非本装置地址的辅机侧装置转移至工作等待状态(IDLE)。另外，在指令例如为软件复位的情况下，在具有该地址的辅机侧装置中进行复位，并转移至工作等待状态(IDLE)。

[S15]在指令为数据写入的情况下，具有该地址的辅机侧装置转移至数据写入状态(WT)。

[S16]在数据写入结束后，从数据写入状态(WT)转移至工作等待状态(IDLE)。

[S17]在指令为数据读出的情况下，具有该地址的辅机侧装置转移至数据读出状态(RD)。

[S18]在数据读出结束后，从数据读出状态(RD)转移至工作等待状态(IDLE)。

此外，上述地址通信状态(ADR)的处理时间也是预先根据时钟数而定，在主机侧和辅机侧的控制电路中，进行时钟的计数处理，检测从地址通信状态(ADR)下进行的处理转移至其他状态时的时刻。

如以上所说明的那样，根据本发明的数据通信系统的结构，能够利用较小的电路规模而高效地进行单线式双向数据通信。

此外，在上述专利文献3所述的图2的结构中，由于无法从辅机向主机发送高电平，因而无法识别辅机侧的电源状态。

相对于此，在本发明的数据通信系统中，在辅机侧数据通信装置10s正常工作的情况下，辅机侧数据通信装置10s能够向主机侧数据通信装置10m发送高电平。反之，在辅机侧数据通信装置10s的电源断开、或者工作电压降低的情况下，不发送高电平(仅输出GND电平)。

由此，在主机侧，能够判断辅机侧数据通信装置10s是否可以发送高电平，或者，能够通过检验发送来的高电平的电压值，从而识别辅机侧数据通信装置10s(或者辅机侧装置)的电源状态。

接下来，对于辅机侧装置详细进行说明。此外，以下将辅机侧装置假设为例如检测温度或压力等物理量的传感器，并称为传感器装置来进行说明。

图18是表示传感器装置的结构例的图。传感器装置30具备辅机接口电路31、控制电路32、辅助存储器33、主存储器34、调整电路35、传感器元件36、放大电路37以及异常检测部38。另外，作为端子，除了具备装置电源的Vcc和GND的端子之外，还具备端子OW、端子Vout、端子EV以及端子CG。

此外，传感器装置30仅由形成于同一半导体芯片上，且通过CMOS工艺制成的有源元件和无源元件构成。

如上所述，端子OW是与通信线L1连接，从而用于与主机侧数据通信装置10m进行通信的输入输出接口端子。端子OW中输入或输出数据与时钟的合成信号。端子Vout是输出由传感器元件36检测出的结果的端子。

端子EV和端子CG是向主存储器34写入数据时使用的电压附加用端子。具体而言，主存储器34为由浮动MOS阵列构成的EPROM(Erasable Programmable Read Only Memory：可擦可编程只读存储器)。

因此，在向EPROM写入数据时，向端子EV附加高于传感器装置30的工作电源Vcc的电压，进而，向端子CG附加用于驱动浮栅的电压。

辅机接口电路31相当于上述辅机侧数据通信装置10s，经由与端子OW连接的通信线L1而与主机侧装置进行通信。控制电路32相当于上述图10～图13所示的辅机侧控制电路。

辅助存储器33临时存储从端子OW输入的数据(修整数据)。辅助存储器33由移位寄存器构成，例如由48比特移位寄存器构成。

主存储器34为EPROM，且通过电气再写入动作来存储辅助存储器33中所存储的修整数据(以下，将主存储器34称为EPROM34)。

调整电路35根据存储于辅助存储器33中的修整数据、或者存储于EPROM34中的修整数据来调整传感器元件36的输出特性(灵敏度)。或者，调整放大电路37的偏移和增益等。

传感器元件36生成与检测出的物理量相对应的电信号。放大电路37将从传感器元件36输出的电信号放大后经由端子Vout输出至外部。异常检测部38检测传感器装置30中发生的异常，并向辅机接口电路31发送警报信号。

在此，在辅助存储器33中，经由辅机接口电路31和控制电路32接收从端子OW发送来的临时修整数据并加以存储。调整电路35使用存储于辅助存储器33中的临时修整数据来调整传感器元件36的输出特性、或者调整放大电路37的偏移、增益等。

该情况下，在控制电路32中，相对于调整电路35而使用多个临时修整数据，在改变修整值的同时测定传感器元件36的输出、或者放大电路37的输出，确定能够得到所期望的输出值的修整数据。

在修整数据确定后，控制电路32将该修整数据存储至EPROM34中。然后，在通常的使用状态下，使用存储于EPROM34中的修整数据，并通过调整电路35来调整传感器元件36、放大电路37的输出。

接下来，对于通过控制电路32进行的指令分析进行说明。控制电路32包含3比特指令寄存器(模式设定寄存器)，3比特指令寄存器以规定时钟数对从主机侧发送来的3比特指令进行分析。

图19是表示3比特指令寄存器的功能例的图。表格T1表示3比特指令寄存值的功能。此外，No.2、No.6、No.7为空。

在No.1的情况下，名称为“输出”，当从主机侧发送“000”的指令时，控制电路32输出串行数据。

在No.3的情况下，名称为“参考”，当从主机侧发送“010”的指令时，控制电路32将EPROM34的内容设定至作为辅助存储器33的移位寄存器(S.R.)中。

在No.4的情况下，名称为“调整”，当从主机侧发送“011”的指令时，控制电路32将移位寄存器(S.R.)与EPROM34的内容的逻辑或(OR)输出至传感器装置30内的D/A变换器。

在No.5的情况下，名称为“写入”，当从主机侧发送“100”的指令时，控制电路32将移位寄存器(S.R.)的内容写入EPROM34中。

在No.8的情况下，名称为“复位”，当从主机侧发送“111”的指令时，控制电路32对移位寄存器(S.R.)和模式设定进行复位。

接下来，对于对EPROM34进行修整控制时的状态转移进行说明。图20是表示状态转移的图，图21是说明各状态的图。图21的表格T2是记载图20的状态转移图中的各状态的表格。此外，图20所示的状态转移图的“No.”对应于图19的表格T1中的“No.”。

[S20]传感器装置30的电源导通。

[S21]电源接通后，通过控制电路32的复位动作，传感器装置30转移至初始化状态(Init)。初始化状态(Init)是经由辅助接口电路31的数据输入等待状态。

[S22]控制电路32变为指令分析状态。指令分析状态是对于从主机侧发送来的指令进行分析的状态。指令分析根据控制电路32内的3比特指令寄存器中设定的值并以4个时钟来执行。

[S22a]控制电路32在以4个时钟进行指令分析时，将4个时钟中的3个时钟用于模式设定。

[S22b]控制电路32在设定模式后转移至执行状态。

[S22c]执行状态是相对于所设定的模式而确定接下来向哪个状态转移的状态。在此，控制电路32使用4个时钟中的1个时钟确定接下来转移的状态。

[S23]在模式设定为复位的情况(表格T1的No.8的情况)下，控制电路32在进行软件复位后转移至初始化状态(Init)。

[S24]在模式设定为表格T1的No.1、No.3、No.4、No.5的任一者的情况下，控制电路32向移位状态转移。

[S25]移位状态是执行3比特指令寄存器的寄存值的No.1、No.3、No.4、No.5的动作的状态，作为辅助存储器33的48比特移位寄存器利用48个输入时钟进行移位动作。

在No.1(输出)的情况下，进行48比特移位并输出串行数据。在No.3(参考)的情况下，在将EPROM34的值写入48比特移位寄存器中之后，进行48比特的移位动作。

另外，在No.4(调整)的情况下，将EPROM34的值和48比特移位后的数据的逻辑或输出输出至D/A变换器中。

进而，在No.5(写入)的情况下，将48比特移位寄存器的值写入EPROM34中。

[S26]在进行48比特的移位动作，且各模式的动作完成后，控制电路32利用下一个时钟初始化模式设定，变为用于向初始化状态(Init)转移的重启状态。

此外，在主机侧装置根据朝向端子EV、CG的电压附加而向EPROM34写入数据时、或者进行模拟测定时，控制电路32也向重启状态转移。

接下来，对于向EPROM34写入的写入模式的动作进行说明。图22是表示向EPROM写入的写入模式的动作的时序图。图中的CK、MODE[2:0]、IDENT、SFTEN以及CNT6BIT[5:0]的各信号表示控制电路32内的内部信号。另外，图中的记号“？”表示是从端子OW输入的0或1的数据，记号“b”表示数值为2进制(下同)。

时钟信号CK是从辅助接口电路31的上述端子ICCLK输出的时钟。模式设定信号MODE[2:0]是3比特指令寄存器的值。模式设定信号MODE[2:0]的最初的数据(图23中为左端所示的数据)001b为模式设定信号MODE[2:0]的初始值，每当输入时钟信号CK时，向左移位，从端子OW输入的数据(“？”所示的o或1的数据)被移入(shift in)最小比特位。

信号IDENT是在3比特指令寄存器的3比特写入动作完成时为高电平，在3比特的写入动作未完成时为低电平的信号。

移位使能信号SFTEN是相对于48比特移位寄存器在48个时钟的移位状态时为高电平，其他状态下为低电平的信号。

计数控制信号CNT6BIT[5:0]是用于进行48比特计数的6比特计数器的值。

此外，电压EV、CG表示附加于端子EV和端子CG的电压，在向EPROM34写入数据时，例如电压EV＝9V、电压CG＝18V。

[S31]在指令3时钟期间，根据从端子OW输入的数据，将3比特的指令写入3比特指令寄存器中。

在该期间内，由于3比特的写入动作未完成，因而信号IDENT为低电平。另外，由于48比特移位寄存器并非移位动作，因而移位使能信号SFTEN为低电平，由于6比特计数器的计数也未启动，因而输出值为00d(d是表示00为十进制的记号。下同)。

[S32]在进入确定1时钟期间后，由于向3比特指令寄存器写入的动作完成，因而信号IDENT变为高电平。

[S33]在移位48时钟期间，成为48比特移位寄存器的48个时钟的移位状态。移位使能信号SFTEN比信号IDENT的上升延要迟1个时钟，并在确定为移位动作后变为高电平。另外，计数控制信号CNT6BIT[5:0]从移位使能信号SFTEN的上升延延迟1个时钟后开始进行计数动作。

[S34]在EPROM写入端子测定期间，由于计数值达到48，因而附加电压EV、CG，与模式设定信号MODE[2:0]对应的数据被写入EPROM34中。

[S35]在初始化1时钟期间，进行用于输入下一个指令的初始化。即，由于进行新的指令设定，因而3比特指令寄存器被复位，模式设定信号MODE[2:0]变为下一周期的初始值001b。

另外，信号IDENT和移位使能信号SFTEN从下一周期开始变为低电平，6比特计数器也被复位，从下一周期开始计数值变为00d。

在上述时序图中，在向EPROM34写入的写入模式中，从Init状态至再次返回Init状态为止为53个时钟的动作。

图23是表示复位模式的动作的时序图。

[S41]模式设定信号MODE[2：0]的初始值为001b。在指令3时钟期间，根据从端子OW输入的数据，将3比特的指令111b依次写入3比特指令寄存器中。

由于3比特的写入动作未完成，因而信号IDENT为低电平。另外，由于48比特移位寄存器并非移位动作，因而移位使能信号SFTEN为低电平，由于6比特计数器的计数也未启动，因而输出值为00d。

[S42]在进入确定1时钟期间后，由于向3比特指令寄存器写入的写入动作完成，因而信号IDENT变为高电平。在该期间，识别到复位指令。

[S43]复位期间。3比特指令寄存器被复位，模式设定信号MODE[2:0]变为初始值的001b的值。另外，由于信号IDENT变为低电平，48比特移位寄存器并也未启动，因而移位使能信号SFTEN为低电平，由于6比特计数器也未启动，因而计数值仍为00d。

在上述时序图中，在复位模式中，从Init状态至再次返回Init状态为止为4个时钟的动作。

接下来，对于传感器装置30与上述专利文献4在结构上的差异进行说明。图24是表示半导体物理量传感器装置的结构的图。示出了专利文献4的图1所示的半导体物理量传感器装置。

在专利文献4的半导体物理量传感器装置中，设有第1端子～第8端子这8个端子。该半导体物理量传感器装置在使用于例如汽车用压力传感器中时，由于压力损耗的减少和配管的极小化而在检测对象部位附近设置于有限的空间中。

因此，期待更加小型的传感器装置，但是，由于模压的封装的端子数取决于半导体芯片的端子数，因此，期望进一步削减端子数，以实现小型化。

相对于该期望，本发明的传感器装置30中，通过在接口部分设置具有辅机侧数据通信装置10s的功能的辅助接口电路31和控制电路32，从而实现端子数的削减。

即，如图18所示，变为除了电源端子的Vcc、GND之外，还包括端子OW、端子Vout、端子EV以及端子CG在内的共计6个端子，将端子数从8个端子削减为6个端子。

在此，传感器装置30的辅助接口电路31和控制电路32对应于图24所示的半导体物理量传感器装置内的动作选择电路。

而且，在传感器装置30中，通过对于图24所示的半导体物理量传感器装置的端子DS、CLK的数据和时钟而将数据和时钟加以合成，从而能够通过1个端子OW进行控制。另外，在控制电路32内生成图24所示的半导体物理量传感器装置的端子E的使能信号。

由此，传感器装置30中，具有3比特指令寄存器的结构，以用于根据时钟与数据重叠而成的3个电压电平(5V、3.3V、GND)来判断逻辑电平是高电平还是低电平，另外保持决定EPROM34的控制内容的模式。

由此，可以省略图24所示的半导体物理量传感器装置的端子DS、CLK、E，通过端子OW与主机侧进行通信，从而能够削减端子数并实现小型化。由此，在传感器装置30中，在通过使用EPROM34的电修整来进行灵敏度调整、温度特性调整、偏移调整时，能够削减端子数，并小型化。

以上，例示出了实施方式，但实施方式中所示的各部分的结构可以替换为具有相同功能的其他结构。另外，也可以附加其他任意的构成物或工序。

上述仅示出本发明的原理。进而，本领域的技术人员能够进行多种变形、变更，本发明并不限定于以上所示并说明的正确构成和应用例，对应的所有变形例和等效物均视为由权利要求及其等效内容所限定的本发明的范围内。

【符号说明】

1 数据通信系统

1a 主机侧数据通信装置

1b 辅机侧数据通信装置

L1 通信线

MN1 输入时钟侧晶体管(NMOS晶体管)

MP1～MP4 第1～第4晶体管(PMOS晶体管)

R1 主机侧电阻

R2 辅机侧电阻

Inv1 逆变器

1a-1 连接切断电路

1a-2 主机侧数据重现电路

1b-1 时钟重现电路

1b-2 辅机侧数据重现电路

ck 时钟

r1～r4 第1～第4条件信号

DIO、OW 端子