一种基于概率计算的单比特接收机信号检测方法与流程

本发明涉及数字信号处理技术领域，特别涉及一种基于概率计算的单比特接收机信号检测方法。

背景技术：

接收机作为典型的数字信号处理(Digital Signal Processing,DSP)系统，其处理功耗可主要分为两个方面：模数转换器(Analog-to-Digital，ADC)部分和基带信号的处理部分。影响这两部分功耗的因素有很多，但是其中共同的因素是采样频率和量化精度。这是因为采样频率和量化精度直接决定了需要处理的数据量，也就决定了处理功耗。然而采样频率往往取决于输入信号的带宽。因此，我们只好通过降低量化精度来降低数据量。同时，影响接收机功耗的另一个重要的原因是接收机的硬件结构和数据处理方式，传统的数据处理方式是通过加法器，乘法器，寄存器等运算单元对具体的数值进行相关，卷积，滤波等精确运算。这种数据处理方式相对复杂，运算量大，功耗自然较高。同时这种处理方式也脱离了通信系统本身所具备的统计特性。

技术实现要素：

本发明的目的在于：克服由于接收机数据处理方式相对复杂，运算量大，而造成功耗较高的不足，提供一种基于概率计算的单比特接收机信号检测方法。

为了实现上述发明目的，本发明采用的技术方案，包括以下步骤：

S1：将接收到的信号正交下变频为基带信号；

S2：滤除所述基带信号中的带外噪声；

S3：对所述基带信号进行单比特量化，而得到相应的数字信号rn,k，并构建元素为xn,k的双极性序列，其中，rn,k为第n个数字信号的第k个采样量化值，rn,k∈{-1,1}，xn,k＝(rn,k+1)/2；

S4：计算信道状态信息权重其中x＝2*p(xn,k＝1)-1；并根据判决规则判决下一个接收到的数字信号；其中，表示所判决的数字信号的符号。

根据一种具体的实施方式，计算信道状态信息权重包括，

S401：将经随机交织后的所述双极性序列与其原序列按位同或，得到2次幂序列，将所述2次幂序列随机交织后与所述双极性序列的原序列按位同或，得到3次幂序列，将所述2次幂序列和所述3次幂序列按位同或，得到5次幂序列；

S402：对所述3次幂序列3分频后，并通过不带缩放的概率加法器加上概率为的序列，而获得序列；以及对所述5次幂序列5分频后，并通过不带缩放的概率加法器加上概率为的序列，而获得序列；

S403：通过一个带缩放的概率加法器，将所述双极型序列、所述序列和所述序列相加得到信道状态信息权重。

根据一种具体的实施方式，概率为(k-1)/2k的序列是通过一个比较器产生，其中，所述比较器的一个输入为在区间(0,1)的随机数，另一个输入为(k-1)/2k，若随机数大于(k-1)/2k，则所述比较器输出为0，反之输出为1。

根据一种具体的实施方式，所述带缩放的概率加法器为多路选通器，并且所述多路选通器的选通信号为一个均匀分布的离散随机信号。

与现有技术相比，本发明的有益效果：本发明基于概率计算的单比特接收机信号检测方法，通过概率计算，将复杂的加法，乘法，傅里叶变换，滤波等运算转化为更为简单的逻辑运算。与传统信号处理单元相比，本发明数据处理方式的复杂度与功耗成本更低。而且由于采用概率计算，当序列长度较大时而引起的比特翻转，对计算误差影响更小。

附图说明：

图1是本发明方法的工作流程示意图；

图2是本发明权重序列估计器的结构示意图；

图3是本发明概率计算检测器的结构示意图；

图4是本发明不带缩放的概率加法器的结构示意图。

具体实施方式

下面结合具体实施方式对本发明作进一步的详细描述。但不应将此理解为本发明上述主题的范围仅限于以下的实施例，凡基于本发明内容所实现的技术均属于本发明的范围。

如图1所示的本发明方法的工作流程示意图；其中，本发明基于概率计算的单比特接收机信号检测方法包括以下步骤，

S1：对接收到的信号进行解调，从而将接收到的信号正交下变频为基带信号。

S2：再通过低通滤波器，滤除基带信号中的带外噪声。

S3：经低通滤波器处理后的基带信号通过模数转换器，完成单比特量化，同时还根据符号同步器，完成符号同步，最后得到相应的数字信号rn,k。然后通过数字信号rn,k，构建元素为xn,k的双极性序列，其中，rn,k为第n个数字信号的第k个采样量化值，rn,k∈{-1,1}，xn,k＝(rn,k+1)/2。

S4：在权重序列估计器中，计算信道状态信息权重其中x＝2*p(xn,k＝1)-1。通过权重序列估计器，计算出权重序列后，将权重序列输出至概率计算检测器中，由概率计算检测器根据判决规则判决下一个接收到的数字信号；其中，表示所判决的数字信号的符号。

结合图2所示的本发明权重序列估计器的结构示意图；其中，本发明通过权重序列估计器计算信道状态信息权重的方法包括，

S401：将经随机交织后的双极性序列与其原序列按位同或，得到2次幂序列，将2次幂序列随机交织后与双极性序列的原序列按位同或，得到3次幂序列，将2次幂序列和3次幂序列按位同或，得到5次幂序列。

S402：对所述3次幂序列3分频后，并通过不带缩放的概率加法器加上概率为的序列，而获得序列；以及对所述5次幂序列5分频后，并通过不带缩放的概率加法器加上概率为的序列，而获得序列。

具体的，概率为(k-1)/2k的序列是通过一个比较器产生，其中，比较器的一个输入为在区间(0,1)的随机数，另一个输入为(k-1)/2k，若随机数大于(k-1)/2k，则比较器输出为0，反之输出为1。其中，获得概率为的序列，k＝3；而要获得概率为的序列，k＝5。

在实施时，通过2bit计数器对3次幂序列进行计数，与3次幂序列相对应的比较器的输入常数为0.333。通过3bit计数器对5次幂序列进行计数，与5次幂序列相对应的比较器的输入常数为0.4。

S403：通过一个带缩放的概率加法器，将双极型序列、序列和序列相加得到信道状态信息权重。

具体的，带缩放的概率加法器为多路选通器，并且多路选通器的选通信号为一个均匀分布的离散随机信号。

结合图3所示的本发明概率计算检测器的结构示意图；其中，概率计算检测器将得到的权重序列用来检测接收到的数字信号，并通过同或门和多路选通器完成乘加运算，计数器完成符号判决，加法器和乘法器的作用是将判决映射到+1或者-1，而计数器设置在序列长度的1/2，当序列中1的个数超过一半是判决输出1否则输出-1。

结合图4所示的本发明不带缩放的概率加法器的结构示意图；其中，通过一个1bit的半加器，一个2-3bit的全加器和一个寄存器实现不带缩放的概率加法器的功能。

上面结合附图对本发明的具体实施方式进行了详细说明，但本发明并不限制于上述实施方式，在不脱离本申请的权利要求的精神和范围情况下，本领域的技术人员可以作出各种修改或改型。