高帧频科学级CCD成像系统及方法与流程

本发明涉及一种高帧频科学级CCD成像系统及方法。

背景技术：

高质量的图像在天文探测、遥测遥感、航空航天等科学研究领域起着举足轻重的作用，因此，为了获取高品质图像，CCD相机充当起了至关重要的角色。但是，目前的CCD相机为了降低读出噪声、提高整体性能，读出速率普遍较低，帧频往往不超过1fps，远不能满足某些高帧频应用的需求。

技术实现要素：

为了解决现有的CCD相机读出速率低的技术问题，本发明提供一种高帧频科学级CCD成像系统。

本发明的技术解决方案是：一种高帧频科学级CCD成像系统，其特殊之处在于：包括CCD探测器和信号处理芯片；

所述信号处理芯片包括主控单元、时序产生单元和图像处理单元；所述主控单元分别与时序产生单元和图像处理单元相连；

所述主控单元与外部控制单元相连；所述时序产生单元的输入端与外部晶体振荡器相连，时序产生单元的输出端通过时序驱动电路与CCD探测器的驱动信号输入端相连；

所述CCD探测器包括两个图像信号输出通道，两个图像信号输出通道分别连接运算放大器后再与同一个模数转换器相连，所述模数转换器与所述图像处理单元相连。

上述的高帧频科学级CCD成像系统还包供电电路；所述供电电路包括电源、低压差线性稳压器和电压跟随器；所述电源与低压差线性稳压器的输入端相连，低压差线性稳压器的输出端分别与CCD探测器和电压跟随器相连，所述电压跟随器位于CCD探测器的两个图像信号输出通道上。

上述时序驱动电路包括5片并联的驱动器；

其中，1片驱动器作为垂直驱动电路，用于传输帧转信号和行转信号；2片驱动器作为水平驱动电路，分别用于传输两个图像信号输出通道的像元读出信号；2片驱动器作为binning驱动电路，用于传输复位信号和像元合并信号。

上述图像处理单元包括图像缓存模块和图像整形模块；

所述图像缓存模块包括两个交替进行图像读写的SRAM存储器；

所述图像整形模块包括与CCD探测器的两个图像信号输出通道相对应的FIFO模块和LIFO模块；其中，FIFO模块对图像的前半行数据进行顺序存储顺序读出，LIFO模块对图像的后半行数据进行逆序存储顺序读出。

上述CCD探测器为FTT1010-M，所述驱动器为LM117。

上述模数转换器为LM98640。

上述运算放大器为AD844。

上述外部晶体振荡器为无源晶振或者有源晶振。

本发明还提供一种高帧频科学级CCD成像方法，其特殊之处在于：包括以下步骤：

1)系统上电，

2)时序产生单元通过时序控制电路向CCD探测器发送时序信号，控制CCD探测器连续采集图像；

3)CCD探测器通过两个图像信号输出通道分别向两个运算放大器传输模拟图像信号；

4)模数转换器对模拟图像信号进行数字量化并采集；对图像进行非均匀性校正后传输至图像处理单元；

5)图像整形模块对两路图像数据进行整形；其中，图像的前半行数据顺序存入FIFO模块中，图像的后半行数据逆序存入LIFO模块中；存储完一行图像后，再顺序读取FIFO模块和LIFO模块中的图像数据；

6)读取的图像数据交替存入图像缓存模块的两个SRAM存储器中，然后交替读取两个SRAM存储器中的图像数据并输出。

步骤4)中对图像进行非均匀性校正的方法是：先使用串行接口对模数转换器的所有寄存器进行配置，然后对两个图像信号输出通道的图像进行模拟量补偿，逐步改变寄存器的值直至整个画面的非均匀性达到要求。

本发明的有益效果在于：

(1)本发明中的CCD探测器采用左右通道同时输出的方式，将CCD输出速率最大化。

(2)本发明采用了改进的水平和垂直同时Binning的思路，一方面从设计上保证了探测精度，另一方面，Binning技术减少了3/4的数据量，可进一步提高成像系统的信噪比。

(3)本发明中的模数转换器对图像数据进行了非均匀性校正，弥补了CCD传感器两路图像输出通道的差异，进一步保证了科学级成像系统的整体成像质量。

附图说明

图1为本发明高帧频科学级CCD成像系统的较佳实施例示意图。

图2为本发明较佳实施例的工作时序信号示意图。

图3为本发明较佳实施例的工作时序驱动电路示意图。

图4为本发明较佳实施例的工作时序流程图。

图5为本发明较佳实施例的工作时序仿真波形图。

图6为本发明较佳实施例的像元合并时序示意图。

图7为本发明较佳实施例的数据整形原理示意图。

具体实施方式

下面结合具体实施例对本发明的技术方案进行详细说明。

1、系统指标分析与参数确定。

成像系统的核心指标是帧频要求大于等于20fps，探测精度高于等于5.5等星，这就要求CCD具有较高的帧频和信噪比。本实施例中图像速率定为70Mbps，为了兼顾FPGA硬件性能和设计实现难易程度，FPGA的时钟最终定为70MHz，整个设计对70MHz进行分频完成。

帧转移CCD时序设计中，读出频率的确定是比较难的，本发明CCD读出频率受限于两个因素，一方面时序要求复位信号最小周期为Tp/6，即读出频率的6倍；另一方面为了获取高的信噪比，设计上在保证帧频的情况下要使用最低的读出频率，综合考虑这两方面的因素，最后确定系统的读出频率为系统时钟70MHz的6分频，即11.6MHz。Binning操作再将频率降一半，最终的像元读出频率为5.8MHz。这样，一帧图像的读出时间为：

(105Tp+256Tp)*512＝184832Tp (1)

其中，105Tp为行逆程时间，256Tp为双路读出一行图像的时间，512表示读出的行数。Tp取172ns，这样，一帧图像的读出时间为31.8ms，满足要求。

读出频率确定后，按照读出频率是帧转频率8*N倍(N为整数)的关系确定帧转移期间的信号周期，本实施例取N＝1，得到帧转移频率Tf为：

Tf＝1/8Tp (2)

当帧转频率为720KHz时，帧转1079行需要的时间为1.5ms，满足2ms帧转时间的系统要求。

此时，系统的各种的参数已经全部确定，帧转频率720KHz，读出像元频率5.8MHz，输出给LM98640的时钟为5.8MHz，满足LM98640最小5MHz时钟的要求，AD输出的数字串行数据时钟为5.8MHz*8＝46.4MHz。这样，系统总共存在4种时钟域：70MHz、7MHz、5.8MHz和46.4MHz，考虑到三模冗余设计的需要，因此，要选择的FPGA时钟资源应该多于12个。再结合系统逻辑情况、数据缓存情况，本实施例在逻辑控制方面使用了XILINX公司330万门的FPGA——XC2V3000，除了资源丰富，该FPGA还支持差分输入/输出，可以适应LM98640的差分接口，节约了差分转单端转换芯片。此外，XC2V3000具有高等级(宇航级)产品XQR2V3000，为以后系统升级，适应更复杂、更恶劣的环境和用途奠定了基础。

2、系统设计

参见图1，本实施例的成像系统主要由前端模拟电路和后端信号处理两部分构成：

2.1、模拟前端

模拟前端主要是CCD探测器的驱动电路，包括CCD外围供电电路、水平驱动电路、垂直驱动电路和binning驱动电路等。

本实施例选用加拿大DALSA公司生产的一款1M像素的帧转移型CCD芯片FTT1010-M作为图像传感器，FTT1010-M是一款具有优良抗晕结构的高质量帧转移型CCD探测器，具有填充因子高(100％)，动态范围大(>72dB)，像元输出速度快(≥2*40MHz)，电荷转移效率高(0.999999)，读出噪声低(RMS读出噪声典型值25e)，输出格式灵活(H&V Binning)等特点，非常适合作为科学级成像系统的图像传感器。

系统的输入电压为+28V，而CCD正常工作需要的电压比较多，包括：源跟随器漏极电压(VSFD)、N衬底偏置电压(VNS)、P衬底偏置电压(VPS)、输出门电压(VOG)、复位管漏极电压(VFD)。为满足电压值需求，本系统首先将+28V电源经LM117分压得到VSFD，其余偏置电压再以VSFD为分压电源获得。

为了提高VSFD的电流驱动能力，设计了缓冲电路对VSFD进行缓冲，使用功率三极管构成电压跟随器对VSFD进行放大不仅能有效提高VSFD的电流驱动能力，而且能确保CCD的安全，因为电路输出端电压始终跟随输入端变化，并不会改变原先的上电和去电顺序。

水平驱动、垂直驱动和binning驱动需要5片Intersil公司的ISL7457构成并行通道进行前端处理，ISL7457具有输出电压范围宽、电压切换快、延迟短等特点，特别适合CCD信号的驱动。其中，帧转信号和行转信号分别使用一片ISL7457，组成三电平驱动模块，感光阶段的高电平为+10V，转移阶段的高电平上升至+14V，此外，A时钟电荷复位时刻的低电平为-5V。CCD工作在双通道模式，为了防止两个通道互相干扰，水平驱动使用2片ISL7457，分别驱动C1X、C2X和C2W、C2W，幅值均为+10V。Binning驱动主要包括SG、RG两个信号，用于复位和像元合并，使用一片ISL7457，幅值为+10V。

两路CCD视频输出信号经过2片AD844构成的并行通道进行前端处理，改善信号质量，灵活的配置CCD信号的增益。为了保持两路传输特性的一致性，PCB设计时AD844输入端和CCD输出端之间的视频信号传输距离大致相同。

2.2、信号处理部分

后端信号处理部分以FPGA为核心展开，产生CCD正常工作所需要的15路时序信号和偏置电压切换信号，在CCD正常输出模拟图像信号后，控制LM98640对模拟图像进行数字量化并采集，同时对图像的非均匀性进行校正。

图像进入FPGA后，结合两片外置SRAM存储器对图像按照要求进行格式重组，并在20Hz标志信号处按照传输协议将图像组帧通过LVDS输出。FPGA采用RS422总线与控制单元进行实时通讯，接收指令、发送成像系统工作状态。同时，为了确保系统的正常工作，提高可靠性，本系统设置了8路模拟电压采集监控功能。以下将对成像系统的具体设计进行详细介绍。

3、CCD时序设计

3.1、FTT1010-M基本工作时序

参见图2，FTT1010-M属帧转移型面阵CCD，正常工作需要由一组具有一定相位关系的复杂逻辑时序信号来驱动，这些信号分别为：4路帧转移信号A1、A2、A3、A4，4路行转移信号B1、B2、B3、B4，3路像元读出信号C1、C2、C3以及复位信号RG和像元合并信号SG。本系统CCD工作在左右双路输出模式，为了防止左右路信号互相干扰，设计上将读出时钟信号的C1信号分为C1X和C1W，C2信号分为C2X和C2W，分别去驱动CCD读出，这样，驱动时序信号总共有15路。

FTT1010-M工作时序的具体过程可大体分为4个阶段：(1)曝光阶段，电子快门打开，CCD进行光积分，将光信号转换成空间分布的电荷包信号；(2)电荷包信号转移，电荷包信号依次从图像区转移到存储区；(3)电荷包信号输出，电荷包信号依次从存储区经放大器输出；(4)空闲，CCD完成图像信号输出后等待拍摄下一帧图像。此外，CCD外围还需要有大量的电压偏置来配合这4个步骤才能保证其正常工作。

3.2、FTT1010-M时序设计实现

参见图3，CCD的时序由FPGA产生，将外部提供的时钟进行分频，并按照手册产生相应曝光、帧转移、行转移和读出时序信号，这些时序信号通过垂直、水平驱动电路送给CCD，驱动其工作；同时，FPGA还要根据需要产生相应的偏置电压控制信号，经偏压切换电路送给CCD，满足其对各种电压的需要。

而整个时序框图中，CCD时序的设计最为复杂，为了简化设计，本系统采用了一个主状态机来控制，如图4所示。然后再对不同的子功能设计下一级状态机来实现，最终完成所有的功能。

具体的时序设计如下：当FPGA上电稳定后，系统复位信号Reset触发主状态机处于空闲状态，因为相机的帧频为固定20f/s，首先，在FPGA内利用时钟分频功能产生一个宽度为1us的20Hz同步脉冲信号，用于同步整个成像过程。为了精准控制各过程，系统内分别定义了曝光计数器Inter_cnt、帧转计数器F_cnt、行转计数器L_cnt和像元读出计数器P_cnt。当第一个20Hz脉冲到来时，触发曝光控制状态，打开电子快门，电子快门的持续时间设定为15us，同时Inter_cnt开始计数，当Inter_cnt的值等于设定的曝光时间时，表明曝光完成，状态机会产生一个曝光结束标识信号，用于触发帧转控制状态，同时曝光控制状态会继续等待下一个20Hz同步信号的到来，再按照新的曝光时间重复以上过程。

帧转控制状态收到触发信号后开始进行帧转操作，F_cnt开始计数。帧转操作主要是产生固定周期为720KHz、交叠2/3正程的时钟将图像区的图像转到存储区，每转移一行F_cnt数值加1，当F_cnt等于1030时，表示将图像区的所有图像转移完毕，这时状态机会产生一个帧转完成标识来触发像元读出控制状态，同时，帧转控制状态会空闲，直到下一次帧转触发的到来。

为了尽可能减少干扰信号对本帧图像的影响，帧转完成后，本设计没有直接去行转，而是先空读2行，当像元读出状态收到触发信号后，P_cnt开始计数，每读一个像元P_cnt数值加1，因为本系统工作在双路Binning模式，当P_cnt等于256时说明像元已经读干净，这时如果空读完成则触发行转状态，否则进入IDLE状态，待105Tp时间后再次空读一次。

行转状态收到触发后，L_cnt开始计数，行转的时间为105Tp，L_cnt在70MHz时钟域数值累加直到其值等于105Tp时，触发像元读出状态去读像元。

重复以上过程，CCD就可以源源不断输出模拟图像，期间可以根据成像需要通过RS422改变相机的曝光时间，以适应多变的成像环境。系统的时序仿真波形如图5所示，对照CCD手册可知，本设计完全满足要求。

3.3、改进的Binning模式设计

如图6所示，本实施例在第一个复位脉冲后面又增加了一个复位脉冲，同时灵活的改变第2个复位脉冲的位置。这样，在第一个复位脉冲结束后，电荷开始充满势阱，但是没有等到势阱充满时，再提供第二个复位脉冲，这样，电荷便开始继续向第二个势阱累积，如此，便不会造成电荷的泄露，也就克服了单个复位脉冲像元合并的缺点。实验结果表明，两个复位脉冲之间是平滑的，即暗电平和视频信号是稳定可靠的。表现在图像上就是饱和区全部为饱和值，不再出现翻转的情况。

4、数据采样及非均匀校正设计

LM98640是TI公司一款双通道、14位量化、采用串行LVDS输出的高性能模拟前端图像AD，主要用于处理CCD/CMOS的模拟图像，被广泛应用于高精度图像处理系统中。

和一般图像AD相比，LM98640还有一个比较突出的特点，就是可以对左右通道分别进行模拟量补偿，且补偿分为粗补偿和精补偿，在1倍增益下，粗补偿的范围为±250mV，每档1mV；精补偿的范围为±5mV，每档20uV。这样密集的调节范围为CCD非均匀校正提供了可能。

本系统上电稳定后，先使用串行接口对LM98640的所有寄存器进行配置，使其按照指定的状态进行工作。配置寄存器的过程实质上是连续写LM98640的过程，先将配置使能信号置低，然后发送写命令。当需要改变某一个或若干个寄存器的值时，可对其再写一次，更新LM98640的工作状态。

传统的双通道CCD相机多采用两片单通道前端处理芯片对图像进行预处理，图像均匀性往往得不到保证，而本发明在同一片AD内进行，克服了两片处理芯片一致性差的不足。非均匀性校正其实就是在相关双采样的采样、保持位置调节好后，根据CCD左右路图像的灰度值进行调整，保证整个画面的质量。调节时首先将补偿值都调整为0，然后逐步改变寄存器的值，先粗调，再精调，直到整个画面的非均匀性值达到要求。本发明中的左右通道补偿通过RS422通讯接口随时可调，避免以后因为成像环境发生变化而图像的非均匀性变差对任务的影响。

CCD的非均匀性校正完成，LM98640就可以按照设置进行工作并采集图像，本实施例使用了LM98640的CDS模式，输出上采用了2路4通道输出形式，即同时对左右路模拟图像进行转换并输出两路14位并行数据，13位至7位在一个通道，6位至0位在另一个通道。每一个模拟像素包括像元标识TXFRAME，像元时钟TXCLK，4路图像数据TXOUT[3:0]，这些信号由于格式、速率等原因，系统不能直接应用，所以要将这些信号全部送入FPGA进行处理，以适应存储显示等需要。为便于对不同类型的LVDS发送装置进行检测与维护，建立起实用、兼容的检测平台，同时也出于节省空间和重量方面的考虑，本实施例选用FPGA的原语进行LVDS接口的设计，完成LVDS的接收与发送，在节约了转换芯片的情况下达到采集图像的目的。

5、数据处理设计

本实施例的曝光和图像输出都在20Hz同步信号时开始，而曝光时间随时可能变化，因此，从探测器输出的图像时间就不定，这就要求对图像进行缓存，当20Hz信号到来时再从缓存中读取图像并输出。本实施例中使用了两片32位的SRAM，交替存储从探测器输出的图像，当20Hz同步信号到来前，先存储在SRAMA里，当20Hz同步信号到来时，停止向SRAMA里写图像，而是转向SRAMB里写，与此同时，开始读SRAMA中的图像，如此反复就完成了图像的同步输出。

由于本发明探测器工作在双路输出模式下，即图像数据由AD0和AD1分两路输出，其中，AD0得到的是每一行图像的前半行，即0～255的像元，而AD1得到的是另外半行像元，但是，输出顺序确却是511～256。这样，两个半行在拼成一行图像时，后半行就存在顺序问题，因此，不能直接合成一行。为了解决这个问题，本实施例设计了基于双口RAM的右路图像输出整形功能模块—LIFO(Last In First Out)，具体而言，根据探测器输出数据的格式特点，本实施例在FPGA内部例化了一片深度为256，宽度为10bit的FIFO和一片深度为256，宽度为10bit的LIFO，进行整形操作。如图7所示，其具体的工作过程为：当第一行图像的前半行顺序输出时，先存储在FIFO里，后半行逆序存储在LIFO里。当存储完一行图像后，系统开始读FIFO，获取前半行数据，读完FIFO紧接着读LIFO的数据，不同的是，LIFO输出的数据顺序是反向的，即256～511，接在前半行数据的后面，这样就完成了左右路图像的无缝拼接。

6、试验结果分析

在遮光的条件下，利用公式(3)计算得到相机的信噪比可达58dB以上。

其中，N为测量总数，rms为图像标准差。

在成像系统50％饱和情况下，利用公式(4)计算得到相机的非均匀性(NU)可达到1.5％左右。

其中，为第(X,Y)光敏元的时间序列平均值；S为所有像元的灰度平均值。

由以上分析结果可以看出，本发明在客观方面，系统信噪比和图像的非均匀性均达到了科学级成像的水平；主观方面，相机输出的图像清晰锐利，视觉效果良好，左右通道的非均匀性得到了较好的修正。