低寄生感光灵敏度全局曝光图像传感器的制作方法

本实用新型属于全局曝光图像传感器感测技术领域，涉及一种可收集寄生光生电荷的低寄生感光灵敏度全局曝光图像传感器。

背景技术：

图像传感器是一种高集成度和高光灵敏度的固态光学成像器件，其工作原理如图1所示：光线照射光电二极管产生光电效应，传感器将光学信号转化为信号电荷并转移到存储节点处寄存。但在工艺制作中，存储节点上不可避免的存在寄生p-n结，当光照射寄生p-n结产生寄生光生电荷，这种寄生光生电荷与处于存储状态的信号电荷累加而导致信号失真，从而使图像传感器的寄生感光灵敏度增大。因此需要对寄生p-n结产生的光生电荷进行收集。

为了抑制寄生p-n结上的光生电荷效应，通常采用遮挡光线照射的方式保护存储节点，如在p-n结表层镀金属层以避免光线垂直照射节点，但这种方式仍无法避免光线透过表层金属间隙入射半导体，同时由于过多的表层金属遮挡会降低图像传感器的像素填充效率，因此表面能够应用于遮挡光线的区域很小，这就需要新的技术来抑制存储节点上寄生光电效应的产生。

技术实现要素：

本实用新型要解决的技术问题是提供一种能够有效收集寄生光生电荷的低寄生感光灵敏度全局曝光图像传感器。

为了解决上述技术问题，本实用新型的低寄生感光灵敏度全局曝光图像传感器电荷包括衬底及生长在衬底上的存储节点，其特征在于所述衬底上靠近存储节点寄生p-n结的区域生长保护区；存储节点和保护区均为n+型半导体，保护区接高电位。

所述的保护区由多个保护柱组成，多个保护柱均匀分布在存储节点周围。

所述的保护区由多个保护柱组成，多个保护柱沿平行于存储节点长度的方向均匀分布。

所述保护柱为正方形，其边长一般在0.1～60um之间，相邻保护柱之间的间隙t在0.1-0.56um之间，保护柱与存储节点4之间的间隙w在0.1um-0.56um之间。

所述的保护区三面围绕存储节点形成保护开环。

所述的保护区平行于存储节点的长度方向形成保护层。

本实用新型在衬底上靠近存储节点寄生p-n结的区域制作保护区，当漏光照射存储节点产生寄生光生电荷时，靠近保护区的p-n结产生的寄生光生电荷会被连接高电位的n+型半导体保护区收集，减少了进入存储节点的寄生光生电荷，从而避免了信号失真，提高了图像传感器的感光灵敏度。

附图说明

下面结合附图和具体实施方式对本实用新型作进一步详细说明

图1是现有技术的图像传感器寄生光生电荷干扰示意图。

图2是本实用新型的低寄生感光灵敏度全局曝光图像传感器电荷存储结构剖面图。

图3是典型5T像素架构的全局曝光图像传感器电路原理图。

图4是本实用新型实施例1的结构示意图。

图5是本实用新型实施例2的结构示意图。

图6是本实用新型实施例3的结构示意图。

图7是本实用新型实施例4的结构示意图。

具体实施方式

如图1所示，现有的图像传感器一般包括衬底1和制作于衬底1上的光电二极管2、信号转移栅3和存储节点4。光电二极管2产生的信号电荷经信号转移栅3转移到存储节点4处寄存。存储节点4上存在的寄生p-n结产生寄生光生电荷，这种寄生光生电荷与处于存储状态的信号电荷累加而导致信号失真，从而使图像传感器的寄生感光灵敏度增大。

如图2所示，本实用新型的低寄生感光灵敏度全局曝光图像传感器电荷存储结构包括衬底1及制作于衬底1上的存储节点4。所述衬底1上靠近存储节点4寄生p-n结的区域制作有保护区6；存储节点4和保护区6均为n+型半导体，保护区6接高电位VDD。当漏光照射存储节点4产生寄生光生电荷5时，靠近保护区6的p-n结产生的寄生光生电荷5会被连接高电位VDD的n+型半导体保护区6收集。

下面以典型5-T像素架构的图像传感器为例加以具体说明。

如图3和图4所示，典型5-T像素架构工作原理如下：

首先图像传感器先关闭所有像素的TX2管和TX1管进行整体曝光，同时关闭复位管RST和打开SEL管(即行选开关)采集复位信号。当曝光完成以后，先打开TX1管将光生信号电荷输运到存储节点FD处寄存。电荷输运完成后关闭TX1管，同时存储节点FD存储的光生信号电荷通过SF管转化为电压信号，并由SEL管通过列地址总线逐行读出采集的信号电压，通过两次信号的相减得到像素值。由于光生信号电荷传输完毕后通过打开TX2管就可以使光电二极管PPD进行复位，这使得5T像素架构的图像传感器有更高的帧转移速率。整个传输过程中，光生信号电荷在存储节点FD处要先寄存后读出，因此为了减少存储过程中寄生光电荷的干扰，需要围绕存储节点FD生长保护区。

实施例1

如图4所示，衬底1上生长的保护区由多个圆柱形保护柱61组成，多个圆柱形保护柱61三面围绕分布在存储节点FD周围；各圆柱形保护柱61上打金属接触孔611，通过金属接触孔611接高电位VDD；存储节点FD和圆柱形保护柱61均为n+型半导体。

根据标准逻辑电路设计工艺，所述正方形保护柱61的边长l在0.1～60um之间，相邻正方形保护柱61之间的间隙t在0.1-0.56um之间，正方形保护柱61与存储节点4之间的间隙w在0.1-0.56um之间。

实施例2

如图5所示，衬底上生长的保护区由多个正方形保护柱61组成，多个正方形保护柱61沿平行于存储节点4长度的方向均匀分布；各正方形保护柱61上打金属接触孔611，通过金属接触孔611接高电位VDD；存储节点FD和正方形保护柱61均为n+型半导体。

所述正方形保护柱61的边长l为0.42um，相邻正方形保护柱61之间的间隙t在0.1-0.56um之间，保护柱61与存储节点4之间的间隙w在0.1-0.56um之间。

实施例3

如图6所示，衬底1上三面围绕存储节点4生长n+型半导体形成保护开环62。保护开环62上打金属接触孔621，通过金属接触孔621接高电位VDD；保护开环62的横截面为长方形；存储节点FD和保护开环62均为n+型半导体。

实施例4

如图7所示，衬底1上生长的保护区平行于存储节点长度的方向形成保护层63，保护层63的横截面为长方形；保护层63上打金属接触孔631，通过金属接触孔631接高电位VDD；存储节点FD和保护层63均为n+型半导体。

实施例3、4中保护开环62和保护层63与存储节点FD易产生寄生电容效应，同时过大的有源区容易和其它器件发生导通，而实施例1、2中采用多个正方形保护柱形成保护区，能够有效降低保护区与存储节点FD之间的电容效应，同时正方形保护柱可以更灵活的插放在FD的周围。

实施例1、2中还可以采用其他形状的保护柱代替正方形保护柱，例如根据设计规则设计为长方形或截角八边形。实施例3、4中保护开环62和保护层63的横截面也可以采用其他形状，如梯形等。