一种数字图像数据格式转换电路的制作方法

本实用新型属于数字图像技术领域，具体涉及一种数字图像数据格式转换电路。

背景技术：

薄膜电阻阵是一种可以产生热图像的高精度、大规模集成的专用电子器件。它一般与光学系统、电子驱动系统、图像计算机生成系统和机械系统等一同构成一种红外场景产生系统。该系统是硬件在回路仿真系统的一个重要组成子系统，主要应用于红外成像系统的测试和仿真中，如导弹位标器、红外成像告警器和红外成像观测器等。目前，国外对该器件的设计、生产和使用进行了深入地研究，如美国的Honeywell和SBIR公司均有相关产品见诸于公开报道。美国军方已经成功的建设了数个以薄膜电阻阵为核心部件的红外场景产生系统，并投入到多种类型的红外成像制导武器系统的测试、仿真和评估。

驱动薄膜电阻阵工作的图像数据是由图像生成计算机提供的，通常计算机显卡生成的图像数据是以通用显示器的驱动格式进行顺序存储和使用的，即图像的左下角数据为存储和使用的起始数据，然后按自左向右、自下而上逐行逐点扫描方式排列。我国设计和生产的薄膜电阻阵在驱动时使用的图像数据顺序与通用显示器图像数据扫描顺序不一致，是由薄膜电阻阵设计者自定义的一种多点同步隔行逐列扫描方式，即驱动薄膜电阻阵工作时按列扫描，在每一个驱动时钟节拍，同时间隔驱动一列的多个薄膜电阻像元，每一列扫描驱动使用数个驱动时钟节拍完成。因此，为了使薄膜电阻能够根据生成的图像数据正确工作，显示期望的热图像，必须在驱动时对图像生成计算机生成的图像数据进行相应的数据使用顺序进行转换，即进行数字图像数据格式的转换。

目前已有的格式转换方法是利用软件技术在图像生成计算机中完成输出数据顺序的转换，它的主要思路是对计算机图像适配器生成的每一帧图像数据通过软件计算方法对数据存储顺序进行重新排列，从而满足薄膜电阻阵驱动的格式要求。软件格式转换方法的缺点是要耗费大量的计算时间，不能满足驱动薄膜电阻阵工作的实时性需求。

技术实现要素：

本实用新型所要解决的技术问题在于针对上述现有技术的不足，提供一种满足驱动薄膜电阻阵工作的实时性需求、且灵活性高的数字图像数据格式转换电路。

为解决上述技术问题，本实用新型采用的技术方案是，包括依次相连接的双端口RAM、时序控制电路和地址译码电路，地址译码电路还与双端口RAM相连接；双端口RAM的另一端用于与数据源相连接，时序控制电路用于与薄膜电阻阵驱动系统相连接。

该数字图像数据格式转换电路通过双端口RAM接收数据源的数据，进行缓冲保存，并在时序控制电路和地址译码电路的控制下，最终向薄膜电阻阵驱动系统输出驱动薄膜电阻阵正常显示所需排布顺序的数据；上述双端口RAM用于接收数据源的数据，进行缓冲保存，并接收地址译码电路和时序控制电路发出的信号。上述时序控制电路用于向地址译码电路传输地址索引信号，还用于向双端口RAM中传输数据读出控制信号，并按照所需的排布方式读取双端口RAM中的数据。上述地址译码电路用于接收时序控制电路发送的地址索引信号，产生驱动薄膜电阻阵正常显示所需的地址信号，并将地址信号传输给双端口RAM。

进一步地，该时序控制电路和地址译码电路协同分别向双端口RAM中发出数据读出控制信号和地址信号为：对多列数据间，逐列连续读取，每一列数据中，间隔行读取。”

进一步地，该每一列数据中，间隔行数为8n，其中n为1或2。

进一步地，该时序控制电路和地址译码电路由一个FPGA芯片组成。

上述一种数字图像数据格式转换电路的实现方法如下：该时序控制电路向地址译码电路输出地址索引信号，地址译码电路接收地址索引信号，并产生驱动薄膜电阻阵正常显示所需的地址信号，传输给双端口RAM；所述时序控制电路向双端口RAM中传输读出数据控制信号，按照所需的排布方式读取双端口RAM中的数据，并将读出的数据传输给薄膜电阻阵驱动系统。

本实用新型一种数字图像数据格式转换电路及实现方法具有如下优点：1.时序控制电路、地址译码电路和双端口RAM协同工作，使得数据源的数据写入过程与薄膜电阻阵驱动系统的数据读出过程协调工作，很好的保证了图像数据格式转换的可靠性和实时性。2.使用地址译码电路通过组合逻辑对时序控制电路产生的信号组合译码产生，具有很高的可靠性和实时性；同时，针对不同薄膜电阻阵，只需改变时序控制电路和地址译码电路就可以实现图像数据格式转换功能，具有很高的灵活性。

附图说明

图1是本实用新型一种数字图像数据格式转换电路的结构示意图；

其中：1.双端口RAM；2.地址译码电路；3.时序控制电路；4.数据源；5.薄膜电阻阵驱动系统。

具体实施方式

本实用新型一种数字图像数据格式转换电路，如图1所示，包括依次相连接的双端口RAM1、时序控制电路3和地址译码电路2，该地址译码电路2还与双端口RAM 1相连接；该双端口RAM1的另一端用于与数据源4相连接，该时序控制电路3用于与薄膜电阻阵驱动系统5相连接。时序控制电路3和地址译码电路2由一个FPGA芯片组成。

该数字图像数据格式转换电路通过双端口RAM 1接收数据源4的数据，进行缓冲保存，并在时序控制电路3和地址译码电路2的控制下，最终向薄膜电阻阵驱动系统5输出驱动薄膜电阻阵正常显示所需排布顺序的数据；上述双端口RAM 1用于接收数据源4的数据，进行缓冲保存，并接收地址译码电路2和时序控制电路3发出的信号。

上述时序控制电路3用于向地址译码电路2传输地址索引信号，还用于向双端口RAM 1中传输数据读出控制信号，并按照所需的排布方式读取双端口RAM 1中的数据。上述地址译码电路2用于接收时序控制电路3发送的地址索引信号，产生驱动薄膜电阻阵正常显示所需的地址信号，并将地址信号传输给双端口RAM1。

上述一种数字图像数据格式转换电路，时序控制电路3和地址译码电路2协同分别向双端口RAM 1中发出数据读出控制信号和地址信号为：对多列数据间，逐列连续读取，每一列数据中，间隔行读取。每一列数据中，间隔行数为8n，其中n为1或2。

上述的一种数字图像数据格式转换电路的实现方法如下：该时序控制电路3向地址译码电路2输出地址索引信号，地址译码电路2接收地址索引信号，并产生驱动薄膜电阻阵正常显示所需的地址信号，传输给双端口RAM 1；该时序控制电路3向双端口RAM 1中传输读出数据控制信号，按照所需的排布方式读取双端口RAM 1中的数据，并将读出的数据传输给薄膜电阻阵驱动系统5。

本实用新型是以双端口RAM 1为媒介，通过时序逻辑控制完成数字图像数据格式的转换。本实用新型完全由硬件实现，不受软件系统的限制，具有简单、可靠、稳定的特点。

实施例

本实施例以128×128薄膜电阻阵为例，具体描述说明上述地址信号产生的过程。

128×128薄膜电阻阵通过16路D/A信号并行驱动控制，每一路D/A信号控制连续的8行。驱动128×128薄膜电阻阵的图像数据顺序是：首先是第1列第1行、第1列第9行、第1列第17行、…、第1列第120行、第1列第2行、第1列第10行、…、第1列第121行、…、第1列第128列，其次第二列第1行，…，最后是第128列第128行。时序控制电路3根据基准时钟信号，控制一个14位计数器，计数器从0开始顺序计数，该计数器计数值送给地址译码电路2。地址译码电路2按照布尔逻辑代数方法，以计数器计数值为输入，产生用于从双端口RAM 1中提取图像数据的地址信号，该地址信号满足对多列数据间，逐列连续读取，每一列数据中，间隔行读取。