本申请要求于2016年1月13日提交的题为“signalingprotocolsforradiofrequencyfront-endcontrolinterface(rffe)buses(用于射频前端控制接口(rffe)总线的信令协议)”的美国专利申请s/n14/994,242的优先权，该申请通过援引全部纳入于此。
背景
i.公开领域
本公开的技术一般涉及供在通信总线上使用并且尤其用于射频前端控制接口(rffe)总线的信令协议。
ii.
背景技术：
计算设备在当代社会正日益变得普遍。其中较普遍的计算设备是移动电话。虽然此类设备可能最初是作为允许通过公共陆地移动网络(plmn)到公共标准电话网络(pstn)来进行音频通信的简单设备开始的，但它们已经演变成能够支持完整多媒体体验以及支持多种无线协议的智能电话。即使在蜂窝无线协议内，移动电话无线电也已经发展成高度复杂、多频带、并且多标准的设计，这些设计往往具有多个射频(rf)信号链。rf信号链中的每一组件必须在任何给定时间处于期望配置中，否则系统将发生故障。因此，准确的定时、触发、以及速度都是必要的。
正如mipi联盟网站中进一步解释的，开发了用于rf前端控制接口(rffe)的mipi联盟规范，以提供一种用于控制rf前端设备的普遍且广泛的方法。存在各种各样的前端设备，包括功率放大器(pa)、低噪声放大器(lna)、滤波器、开关、电源管理模块、天线调谐器、以及传感器。这些功能取决于应用而可以位于分开的设备中或集成到单个设备中。移动无线电通信的趋势朝向由若干并行收发机组成的复杂的多无线电系统。这暗示rf前端设计的复杂性方面的飞跃。因此，rffe总线必须能够在从最简单的一个主设备和一个从设备的配置到潜在地具有数十个从设备的多主设备配置的配置中高效地操作。
rffe协议、特别是控制信令协议的当前实例需要多个微秒来达成状态改变。通过增大总线时钟频率来实现亚微秒状态改变是有可能的。然而，增大总线时钟频率对功率具有直接惩罚，并且因为较快的总线时钟频率使得电磁兼容性(emc)更加成问题，所以添加了芯片级和板级设计约束。状态改变的延迟导致过多的总线耽搁时间，这进而可能导致rffe元件操作中的等待时间。因此，存在对于在不增大总线时钟频率的情况下改进总线周转的方式的需要。
公开概述
在详细描述中公开的诸方面包括用于射频前端控制接口(rffe)总线的信令协议。在示例性方面，rffe协议被修改以提供比由该rffe协议分配的正常的四比特更短的地址。通过向地址分配较少的比特，跨越rffe总线发送的帧更短，并且因此改进了总线周转时间，这减少了总体等待时间。此外，较短的消息有可能可以提供增量的功率节省。在又一示例性方面，使用不同的数据率来传送帧的不同部分。具体而言，可以使用单数据率(sdr)来发送总线管理部分，并且可以使用双倍数据率(ddr)来发送有效载荷部分。在有效载荷部分上使用ddr的净效应是减少了总线周转时间，并且因此减少了等待时间。
就此而言，在一个方面，公开了一种构造用于rffe总线上的帧的地址字段的方法。该方法包括查明用于与rffe总线相关联的设备的地址总数。该方法还包括计算提供该地址总数所需要的比特数。该方法还包括基于该计算，以最小比特数来设置用于帧的比特字段地址字段长度。
在另一方面，公开了一种在rffe总线上传送帧的方法。该方法包括使用sdr技术在rffe总线上传送帧的第一部分。该方法还包括使用ddr技术在该rffe总线上传送帧的第二部分。
在另一方面，公开了一种主设备。该主设备包括接口。该接口被配置成耦合至rffe总线。该主设备还包括发射机。该发射机配置成通过该接口在该rffe总线上进行传送。该主设备还包括通信地耦合至该发射机的控制系统。该控制系统被配置成查明用于与该rffe总线相关联的设备的地址总数。该控制系统还配置成计算提供该地址总数所需要的比特数。该控制系统还配置成基于该计算，以最小比特数来设置用于帧的比特字段地址字段长度。
在另一方面，公开了一种设备。该设备包括配置成耦合至rffe总线的接口。该设备还包括配置成通过该接口在该rffe总线上进行传送的发射机。该设备还包括配置成通过该接口在该rffe总线上接收数据的接收机。该接收机包括配置成解码sdr数据和ddr数据两者的解码器。
附图简述
图1是纳入射频前端控制接口(rffe)总线的示例性计算设备的框图；
图2是耦合到rffe总线的rffe系统的简化框图；
图3是解说在rffe系统中确定和使用用于rffe总线上的设备的较短地址的示例性过程的流程图；
图4是根据本公开的示例性方面的rffe控制帧的总线管理部分的比特级示图；
图5是根据本公开的诸示例性方面的各种帧结构的比特级示图；
图6是解说在rffe系统中确定和使用用于rffe总线上的寄存器的较短地址的示例性过程的流程图；以及
图7是解说将异构数据率用于跨rffe总线发送的帧的示例性过程的流程图。
详细描述
现在参照附图，描述了本公开的若干示例性方面。措辞“示例性”在本文中用于表示“用作示例、实例、或解说”。本文中描述为“示例性”的任何方面不必被解释为优于或胜过其他方面。
在详细描述中公开的诸方面包括用于射频前端控制接口(rffe)总线的信令协议。在示例性方面，rffe协议被修改以提供比由rffe协议分配的正常的四比特更短的地址。通过向地址分配较少的比特，跨rffe总线发送的帧更短，并且因此改进了总线周转时间，这减小了总体等待时间。此外，较短的消息有可能可以提供增量的功率节省。在又一示例性方面，使用不同的数据率来传送帧的不同部分。具体而言，可以使用单数据率(sdr)来发送总线管理部分，并且可以使用双倍数据率(ddr)来发送有效载荷部分。在有效载荷部分上使用ddr的净效应是减少了总线周转时间，并且因此减少了等待时间。
为了帮助解释本公开的诸示例性方面，参照图1提供了包括rffe总线的计算设备(诸如移动终端)的概览。就此而言，图1是移动终端10(诸如智能电话、移动计算设备、平板设备等)的系统级框图。虽然移动终端10被特别地构想成能够从本公开的诸示例性方面受益，但是应当领会，本公开不限于此并且在具有可从更快的总线周转中受益的总线的任何系统中可以是有用的。出于解说的目的，假设移动终端10内的rffe总线12及其相关联的元件根据本公开来操作。
继续参照图1，移动终端10包括应用处理器14(有时被称为主存)，该应用处理器14通过通用闪存存储(ufs)总线18与大容量存储元件16通信。应用处理器14可以进一步通过显示器串行接口(dsi)总线22连接到显示器20并且通过相机串行接口(csi)总线26连接到相机24。各种音频元件(诸如麦克风28、扬声器30、以及音频编解码器32)可以通过串行低功率芯片间多媒体总线(slim总线)34耦合到应用处理器14。附加地，音频元件可以通过soundwiretm总线36彼此通信。调制解调器38也可耦合到slim总线34。调制解调器38可进一步通过外围组件互连(pci)或快速pci(pcie)总线40和/或系统电源管理接口(spmi)总线42连接到应用处理器14。
继续参照图1，spmi总线42还可以耦合到无线局域网(lan)集成电路44、电源管理集成电路(pmic)46、伴随集成电路(有时称为桥接芯片)48、以及射频集成电路(rfic)50。应当领会，单独的pci总线52和54也可以将应用处理器14耦合到伴随集成电路48和无线lan集成电路44。应用处理器14还可以进一步通过传感器总线58连接到传感器56。调制解调器38和rfic50可以使用总线60来通信。
继续参照图1，并且对于本公开特别感兴趣的是，rfic50可以通过rffe总线12耦合到一个或多个rffe元件(诸如天线调谐器62、开关64、以及功率放大器66)。附加地，rfic50可以通过总线70耦合到包络跟踪电源(etps)68，并且etps68可以与功率放大器66通信。共同地，包括rfic50在内的一个或多个rffe元件可以被认为是rffe系统72。
参照图2提供了图1的rffe系统72的简化版本。具体而言，rffe系统72可包括耦合到rffe总线12的一个或多个主设备80(仅解说了一个主设备)和从设备82(1)-82(n)。rffe总线12包括时钟线84和数据线85。主设备80可包括控制系统(在附图中也称为cs)86和耦合到rffe总线12的总线接口88。注意，主设备80进一步包括操作地耦合到控制系统86和总线接口88的发射机90和接收机92。类似地，从设备82(1)-82(n)中的每个从设备包括：相应的总线接口94(1)-94(n)、相应的控制系统(在附图中也称为cs)96(1)-96(n)、以及相应的接收机98(1)-98(n)。每个接收机98(1)-98(n)可包括相应的解码器99(1)-99(n)，其操作用于解码sdr和ddr或其他高数据率(hdr)信号。虽然由解码器99(1)-99(n)执行的解码可以是常规的，但是解码器99(1)-99(n)的存在是对rffe元件的修改，因为rffe元件当前仅使用sdr编码。虽然是作为解码sdr和ddr两者的单个解码器来解说的，但是实际上，诸解码器可以是与接收机98(1)-98(n)相关联的单独电路(即，sdr和ddr电路)。同样，解码器99(1)-99(n)可以位于接收机98(1)-98(n)内或者与其分离，而不会脱离本公开。以下更详细地解释了解码器99(1)-99(n)的使用。应当领会，虽然没有解说，但是如众所周知的，从设备82(1)-82(n)可进一步包括发射机和其他元件。应当领会，与rffe总线12相关联的每一设备具有唯一性地址并且可以具有群地址。在从设备的情形中，地址分别是唯一性从设备标识(usid)和群从设备标识(gsid)。
在正常操作中，rffe总线12上的控制帧可包括两个部分：地址部分和有效载荷部分。本公开的示例性方面修改控制帧的一个或两个部分，以提供较短的总线周转，这进而减少了等待时间并且允许满足蜂窝协议定时要求而不必增大时钟速度。
参照图3提供了示例性过程100，其解说了构造用于在rffe总线12上发送的帧的地址字段。过程100通过查明用于与rffe总线12相关联的设备的地址总数开始(框102)。如上所述，从设备82(1)-82(n)可以具有与相应usid对应的地址，并且可以具有一个或多个gsid。无论如何，存在与rffe总线12相关联的所有设备所需要的地址的最大数目。该数目可以由设计者先验地已知并提供给控制系统86，或者控制系统86可以在枚举过程期间在系统启动时查明该最大数目。
继续参照图3，基于地址的最大数目，控制系统86可以计算提供地址总数所需要的比特数(框104)。替换地，设计者可以执行计算并向控制系统86(诸如在查找表或其他存储器元件中)提供该比特数。如本文所使用的，“计算”包括这种参照以预先提供该比特数。
继续参照图3，主设备80的控制系统86可以生成对每个设备(例如，从设备82(1)-82(n))的能力查询，该能力查询与该设备是否可以根据本公开的示例性方面来使用短地址有关(框106)，并且随后主设备80从每个设备接收指示该设备是否可以接受短地址的响应(框108)。注意，能力查询可以在系统启动或重置时执行，或者在某些实例中可以被完全省略。在其中设计者知道rffe总线12上的所有元件都能够使用短地址的那些实例中，省略能力查询是有可能的。在rffe总线12上的大多数元件是静态的并且在移动终端10的寿命上不可能改变的程度上，可以安全地作出如下假定：如果在设计阶段的启动配置实现能够支持该功能性的设备，则这种配置不会改变并且可以在没有附加能力查询的情况下实现本公开的各方面。
继续参照图3，控制系统86随后基于计算，以最小比特数来设置用于帧的比特字段地址字段长度(框110)。因此，例如，如果仅需要四个地址，则地址字段仅需要两个比特(即，两个比特给出为00、01、10、和11的地址——或即四个地址)；如果需要八个或更少的地址，则地址字段仅需要三个比特。
参照图4解说了帧122的示例性总线管理部分120。总线管理部分120在序列起始条件(ssc)比特124之后开始，并且在没有本公开的情况下，该总线管理部分120为8比特d0-d7，以停放(p)比特126结束。比特d0-d3是用于usid或gsid的地址比特。注意，如果缩短了地址字段，则可以省略比特d2和d3。取代rffe协议的常规8比特gsid，比特d5指示地址是usid还是gsid。进一步改变rffe协议，比特d6和d7共同地指示帧122是写模式(半字节扩展)、读模式(半字节扩展)、经掩蔽写-读模式(字节扩展)、还是寄存器模式(硬件扩展)。比特d4指示帧122是否仅使用sdr或者帧122是否使用异构sdr/ddr格式，如下面更详细地解释的。
虽然rffe协议假定在地址部分中将存在用于usid的四个比特或用于gsid的八个比特，但是本公开的示例性方面允许将少于四个比特用于设备地址。通过将地址部分缩短甚至一个比特，缩短了用于传达该地址的时间量，这进而减小了总线周转。因此，返回到图3，过程100通过使用短地址在rffe总线12上传送帧来继续(框112)。
可以通过大量技术来进一步缩短帧122的大小。在本公开的一个示例性方面，可以限制帧122的有效载荷部分。当前，rffe协议允许在有效载荷部分中发送至多达16个字节的数据。本公开提议将有效载荷部分限制为三个字节。通过将有效载荷部分限制为三个字节，降低了总线耽搁并且改进了等待时间。更进一步，寄存器地址可以按类似于设备地址的方式来限制大小。消除过长的寄存器地址也减小帧大小，并且因此减小总线耽搁时间。
就此而言，图5解说了各种帧结构130a-130d。帧结构130a对应于图4的具有ssc比特124和p比特126的总线管理部分120。帧结构130a可被用于特殊通信模式，诸如广播、重置、中断发现等。这些命令可以在比特d6和d7中发送，其中在四个比特d0-d3中的地址为1-1-1-1。帧结构130a有时可被称为种子字节。帧结构130b是四比特输入/输出模式，其包括总线管理部分120以及p比特126之前的、其中具有四比特的有效载荷部分132。帧结构130b的总线管理部分120可以使用usid或者gsid。帧结构130b有时可被称为半字节扩展种子字节。帧结构130c是经掩蔽的写入模式，其包括一到四比特写入命令。不需要写入序列之前的读取，这也帮助减小总线耽搁。帧结构130c具有拥有多达八比特的有效载荷部分134，包括一到四比特写入命令。其他四个比特可以是掩码比特。在一替换方面，可以改变掩码和数据比特的数目，以减小帧结构130c的总长度。再次，帧结构130c可以在总线管理部分120中使用usid或者gsid。帧结构130d是寄存器模式，该帧结构130d包括总线管理部分120、寄存器字段地址字段部分136、以及数据部分138。数据部分138可被限制成三个字节，如以上所概述的。此外，寄存器字段地址字段部分136可以如过程150中概述的那样缩短，以下参照图6讨论。帧结构130d可被称为半字扩展种子字节。
图6解说了用于缩短寄存器地址的过程150。过程150通过查明与关联于rffe总线12的设备中的任何一者相关联的最大数目的寄存器开始(框152)。与图3的过程100一样，该查明可以由设计者先验地完成并且提供给控制系统86，或者可以通过枚举过程完成。随后，控制系统86可以计算提供用于该最大数目的寄存器的寄存器地址所需要的寄存器比特数(框154)。再次，这可以通过查找表或通过实际计算来完成。随后，控制系统86基于该计算(框156)，以寄存器最小比特数来设置寄存器字段地址字段部分136的长度，并且使用经缩短的寄存器地址(框158)。
除了减小帧大小以减小总线耽搁之外，本公开还在帧的传输期间提供异构数据率，以便减少传送这些帧所花费的时间量。具体地，在示例性方面，如rffe协议中所阐明的，帧的总线管理部分120使用sdr来发送。然而，帧的有效载荷部分使用ddr来发送。通过在数据的上升沿和下降沿上发送数据，有效载荷部分的递送速度被有效地加倍。取决于有效载荷部分的大小，如在以下等待时间减少表1中所阐明的，节省可以在从16.67％到47.30％的范围内，其中sa是总线管理部分120(8比特)，cmd是命令(8比特)，寄存器地址在rffe协议中至多达16比特并且在本公开的示例性方面是8比特，以及要读/写的数据至多达128比特。
表1——等待时间减少
就此而言，图7解说了用于使用异构数据率在rffe总线12上传送帧的过程170。过程170通过标识帧的总线管理部分120(框172)以及标识帧的有效载荷部分(框174)开始。过程170通过使用sdr技术在rffe总线12上传送帧的总线管理部分120来继续(框176)。如在本文中所使用的，帧的总线管理部分120有时被称为帧的第一部分。过程170通过使用ddr技术在rffe总线12上传送帧的有效载荷部分来继续(框178)。如在本文中所使用的，帧的有效载荷部分有时被称为帧的第二部分。如上所述，帧的总线管理部分120包含少于四比特的地址。如以上进一步提及的，帧的有效载荷部分可被限制为少于三个字节，其可包括经缩短的寄存器地址或者不包括经缩短的寄存器地址。
根据本文所公开的各方面的用于rffe总线的信令协议可在具有等待时间问题的总线的任何基于处理器的设备中提供或被集成到具有等待时间问题的总线的任何基于处理器的设备中。不构成限定的示例包括：机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、智能电话、平板设备、平板手机、计算机、便携式计算机、台式计算机、个人数字助理(pda)、监视器、计算机监视器、电视机、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频碟(dvd)播放器、便携式数字视频播放器、以及汽车。虽然所有此类设备都可以受益于本公开，但依赖于无线连接以及具有rffe总线的设备将会从使用本公开的诸方面收益最大。
本领域技术人员将进一步领会，结合本文所公开的诸方面描述的各种解说性逻辑块、模块、电路和算法可被实现为电子硬件、存储在存储器中或另一计算机可读介质中并由处理器或其他处理设备执行的指令、或这两者的组合。作为示例，本文中描述的设备可在任何电路、硬件组件、集成电路(ic)、或ic芯片中采用。本文所公开的存储器可以是任何类型和大小的存储器，且可配置成存储所需的任何类型的信息。为清楚地解说这种可互换性，各种解说性组件、框、模块、电路和步骤在上文已经以其功能性的形式一般性地作了描述。此类功能性如何被实现取决于具体应用、设计选择、和/或加诸于整体系统上的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本公开的范围。
结合本文中公开的诸方面描述的各种解说性逻辑块、模块、以及电路可用设计成执行本文中描述的功能的处理器、数字信号处理器(dsp)、专用集成电路(asic)、现场可编程门阵列(fpga)或其他可编程逻辑器件、分立的门或晶体管逻辑、分立的硬件组件、或其任何组合来实现或执行。处理器可以是微处理器，但在替换方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可以被实现为计算设备的组合(例如dsp与微处理器的组合、多个微处理器、与dsp核协作的一个或多个微处理器、或任何其他此类配置)。
本文所公开的各方面可被体现为硬件和存储在硬件中的指令，并且可驻留在例如随机存取存储器(ram)、闪存、只读存储器(rom)、电可编程rom(eprom)、电可擦可编程rom(eeprom)、寄存器、硬盘、可移动盘、cd-rom、或本领域中所知的任何其它形式的计算机可读介质中。示例性存储介质被耦合到处理器，以使得处理器能从/向该存储介质读取和写入信息。替换地，存储介质可以被整合到处理器。处理器和存储介质可驻留在asic中。asic可驻留在远程站中。在替换方案中，处理器和存储介质可作为分立组件驻留在远程站、基站或服务器中。
还注意到，本文任何示例性方面中描述的操作步骤是为了提供示例和讨论而被描述的。所描述的操作可按除了所解说的顺序之外的众多不同顺序来执行。此外，在单个操作步骤中描述的操作实际上可在数个不同步骤中执行。另外，示例性方面中讨论的一个或多个操作步骤可被组合。应理解，如对本领域技术人员显而易见地，在流程图中解说的操作步骤可进行众多不同的修改。本领域技术人员还将理解，可使用各种不同技术和技艺中的任何一种来表示信息和信号。例如，贯穿上面说明始终可能被述及的数据、指令、命令、信息、信号、比特、码元和码片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子、或其任何组合来表示。
提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员而言将容易是显而易见的，并且本文中所定义的普适原理可被应用到其他变型而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例和设计，而是应被授予与本文中所公开的原理和新颖特征一致的最广义的范围。