用于传输SDI和ASI数据的发送电路的制作方法

本实用新型涉及数据传输领域，特别涉及一种用于传输SDI和ASI数据的发送电路。

背景技术：

目前，SDI的规格有标准清晰度(Standard Definition，SD)、高清晰度(High Definition，HD)和3G(3Gbit/s)SDI三种。SD-SDI由SMPTE 259M标准所定义，被认为是传统意义上的SDI，它通过视频同轴电缆串行传输标准清晰度的数字视频。HD-SDI由SMPTE 292M标准所定义，与SD-SDI类似，但传输的是高清晰度的数字视频。3G-SDI由SMPTE 424M标准所定义，在HD-SDI的基础上作出改进，以支持更高清晰度数字视频的传输。在数字演播室和数码影视制作中心，SD-SDI已经被广泛使用，而随着HDTV产业的不断发展，HD-SDI及3G-SDI的需求正迅速增加。

DVB-ASI(数字电视广播异步串行接口)是由DVB组织定义的一种串行视频通信标准，用于传送MPEG编码的视频流，传输速率达270Mb/s。在目前的广播电视系统中ASI接口是使用非常广泛的一种接口形式。

技术实现要素：

本实用新型要解决的技术问题是：提供一种用于传输SDI和ASI数据的发送电路，当电路加载相应的软件之后，可实现SDI信号的发送和DVB-ASI信号的发送。

为解决上述问题，本实用新型采用的技术方案是：用于传输SDI和ASI数据的发送电路，包括一个BNC接口、一个可分别对SDI和DVB-ASI数据进行驱动的驱动电路、一个FPGA芯片、一个时钟发生器以及一个并串转换电路；所述FPGA芯片分别与所述驱动电路、时钟发生器以及并串转换电路电连接，所述驱动电路与所述BNC接口电连接。

优选的，所述驱动电路包括LMH0040芯片，所述FPGA芯片为SPARTAN-3A系列FPGA芯片，所述时钟发生器包括LMK03000C芯片。

本实用新型的有益效果是：本实用新型架构简单，所需芯片少，只需要一个BNC接口就能分别实现SDI信号和ASI信号的发送。它能灵活应用于数字演播室、广播电视制作、数码影视制作等多种场合，特别适用接口资源紧张而又需要支持多种速率SDI信号的视频设备。

附图说明

图1是本实用新型的结构图。

图2是实用新型中SDI的视频处理原理图。

图3是实用新型中DVB-ASI信号的处理原理图。

具体实施方式

本实用新型旨在提出一种用于传输SDI和ASI数据的发送电路，用以实现多速SDI信号的发送和DVB-ASI信号的发送。如图1所示，本实用新型包括一个BNC接口、一个可分别对SDI和DVB-ASI数据进行驱动的驱动电路、一个FPGA芯片、一个时钟发生器以及一个并串转换电路；所述FPGA芯片分别与所述驱动电路、时钟发生器以及并串转换电路电连接，所述驱动电路与所述BNC接口电连接。

本实用新型中所述驱动电路可以选用LMH0040芯片架构，作为SDI和DVB-ASI的驱动器基本电气接口连接着同轴电缆的BNC接口，它们在以往的解决方案中总是分开用作固定的输出，而单芯片的LMH0040芯片却能灵活地实现两者的功能。这款芯片可以支持速度达270Mbps的DVB-ASI接口，也可支持标准清晰度/高清晰度数据传输速度所需的串行数字接口(SDI)。该芯片采用小巧的48引脚LLP封装，体积比市场上其他高清晰度芯片产品小60％。

本实用新型中所述FPGA芯片可以选用SPARTAN-3A系列FPGA芯片，具有内部集成RocketIO^TM几个Gbit的串行传输模块和先进SelectIO^TM的XILINX SPARTAN-3A系列FPGA能完整地针对SDI物理层、DVB-ASI物理层提供一个低成本、低功耗和灵活的开发平台。XILINXSPARTAN-3A具有丰富的差分对和多个数字时钟管理器(DCM)，每对差分IO支持高达640Mbit/s的数据传输。

基于本实用新型的硬件结构，本实用新型可以选择加载以下软件：

SDI的物理层实现将符合SMPTE259M标准的标清数字视频数据、符合SMPTE292M的高清数字视频数据和SMPTE424高清数字视频数据以及符合AES3-2003标准的数字音频数据分别打包成帧为SD-SDI数据、HD-SDI数据。在FPGA内，高速SDI IP核的物理接口能自动检测并锁定接收的视频数据流。SDI的物理层实现主要完成并行视频数据流的TRS/CRC/EDH插入、嵌音频、加扰、20：5复用、速率选择、并串转换及驱动等功能。

为了降低SDI信号串行发送时的抖动，TX PLL选择一个低抖动的参考时钟是必须的，本实用新型中所述时钟发生器可以选用LMK03000C芯片方案。驱动器的作用是驱动SDI输出信号，使其遵守SMPTE标准中规定的在同轴电缆中传输需满足的电气规范。尽管对于可传送的SD-SDI，HD-SDI信号的电气要求基本相同，但是它们上升时间和下降时间的不同对驱动器性能提出了不同的要求。因此，在本设计方案中使用了一个多速率的SDI驱动器，它能自适应地驱动多种不同传输速率下电压转换速率不同的SDI信号。

在ASI的编码过程中，只需将Mpeg2传输流的八位数据和一位TS码率传输时钟输入到FPGA。FPGA将接收到的数据以TS码率时钟写入FIFO。FPGA在搜索到188字节包长的包头0x47后开始将数据写入FIFO，同时监测FIFO的半满信号HF,若半满则将FIFO的读使能信号抬高,而此时从FIFO读出数据给8B/10B编码模块完成编码。

系统以字节同步的方式接收MPEG传送包,接收的参考时钟是采用固定的27MHz的时钟频率。接着,对字节进行8B/10B编码,对出现的每一个8bit字节产生一个10bit的字,使这些10bit字通过以固定输出比特率270Mbps工作的并/串转换。

使用本实用新型的电路，需要还需注意以下布板事项：

电路布板时考虑到所使用的高速FPGA芯片和LMH0040芯片之间的信号采用的是LVDS信号，所以布板时需要注意以下几点：基于成本的考虑选择四层板布板；差分对线间距小于或等于线宽；走短线、直线，减少布线中的过孔数；必须注意要有良好的参考平面，对不同差分线之间的间距要求间隔不能太小，至少应大于3～5倍差分线间距，必要时在不同差分线对之间加地孔隔离以防止相互问的串扰；因为选用了四层板布线，则很有可能LVDS和TTL使用同一层走线，那么LVDS和TTL的距离应该足够远，至少应大于3～5倍差分线间距；LVDS差分信号不可以跨平面分割，因为跨分割部分的传输线会因为缺少参考平面而导致阻抗的不连续；接收端的匹配电阻到接收管脚的距离要尽量靠近，由于LMH0040具有内置的匹配电阻100Ω，所以在外部电路上可省去此项；信号阻抗为100Ω；走线的阻抗通常控制在100Ω。