技术特征：
1.一种基于fpga的拼接屏控制器，包括1to 2hdmi splitter、hdmi receiver、fpga和stm32 mcu，其特征在于：所述1to 2hdmi splitter把进入到该设备内的视频源的hdmi信号分为两路，一路经hdmi receiver转为rgb信号给到fpga，另一路直接从hdmi loopout接口输出；所述fpga处理接收到的视频信号并把处理后的视频信号输出，所述fpga包括图像接收及旋转模块、数据r/w模块、hdmi显示模块、时钟模块和ddr3 ip核，所述hdmi receiver输出的rgb888数据通过fpga的io口输入，经图像接收及旋转模块处理后给到数据r/w模块，r/w模块将数据通过ip核存入ddr3中作为帧缓存，同时将ddr3中已经缓存的数据读出给到hdmi显示模块，hdmi显示模块将rgb数据编码串化成tmds信号通过hdmi接口输出；所述stm32 mcu用来作为hdmi的edid信息管理和与上位机进行通信，上位机将拼接屏的参数信息发送给mcu，mcu将这些参数信息打包格式化后发送给fpga进行初始化，所述hdmi splitter和hdmi receiver的初始化配置也交由mcu控制。2.根据权利要求1所述的一种基于fpga的拼接屏控制器，其特征在于：视频源的hdmi信号通过hdmi输入接口进入设备，从hdmi loopout接口输出的信号作为输入信号检测口或者多个模块串联扩展输出通道数。3.根据权利要求1所述的一种基于fpga的拼接屏控制器，其特征在于：所述fpga收到视频信号后经内部旋转和显示模块处理后可分成最多10路输出。4.根据权利要求1所述的一种基于fpga的拼接屏控制器，其特征在于：所述图像接收及旋转模块负责将接收到的像素数据进行坐标变换后存入ram中缓存，然后传给r/w模块写入ddr中。5.根据权利要求1所述的一种基于fpga的拼接屏控制器，其特征在于：所述数据r/w模块产生读写ddr3 ip核的用户时序，实现与ddr3 ip核的数据及信息交互，且由于hdmi的时钟和ddr3的时钟不一样，r/w模块内例化多个fifo ip核作为数据异步处理的缓存。6.根据权利要求1所述的一种基于fpga的拼接屏控制器，其特征在于：所述hdmi显示模块内部例化10个独立的hdmi驱动模块，对应10路hdmi输出，所述时钟模块负责给各个模块提供时钟。7.根据权利要求1所述的一种基于fpga的拼接屏控制器，其特征在于：所述拼接屏的参数信息包含旋转角度和各个显示屏的显示坐标，上位机将拼接屏的参数信息通过ethernet或者串口发送给mcu。
技术总结
本发明涉及拼接屏技术领域，且公开了一种基于FPGA的拼接屏控制器，包括1 to 2 HDMI Splitter、HDMI Receiver、FPGA和STM32 MCU，所述1 to 2 HDMI Splitter把进入到该设备内的视频源的HDMI信号分为两路，一路经HDMI Receiver转为RGB信号给到FPGA，另一路直接从HDMI Loopout接口输出；所述FPGA处理接收到的视频信号并把处理后的视频信号输出。该基于FPGA的拼接屏控制器，旋转操作实时性好，输入图像的有效像素数据直接先旋转后存入DDR3，不需要将整帧保存完后再进行旋转然后再分割成各个拼接屏的显示区域，减小DDR3读写的开销。减小DDR3读写的开销。减小DDR3读写的开销。
技术研发人员：艾斯
受保护的技术使用者：深圳驰越科技有限公司
技术研发日：2021.11.14
技术公布日：2022/2/15