专利名称：较低分辨率的高清晰度电视接收机的制作方法
技术领域：
本发明是关于高清晰度电视(HDTV)接收机，并特别是关于能响应于HDTV信号但属较低成本而其质量上与NTSC接收机相等的电视接收机。
由美国建议与目前评估的未来HDTV系统主要是数字化的系统，并且提供较高清析度图像。由于信号为数字化的且具有较高清析度，因而通过设计而处理此类信号的接收机需要大量尖端科技的硬件，其中包括大量的视频存储器(VRAM)。直至技术成熟时为止(可能需十至十五年)，这些硬件使得HDTV接收机价格昂贵，可能使得中等收入家庭每户不可能购买一台以上的接收机。然而大多数中等收入家庭习惯于在家中具有若干台接收机。因此需要在较近期间提供较低廉的HDTV接收机。
本发明人认识到可能提供较低廉的HDTV信号收机的前题是牺牲一些图象分辨率。此类接收机仍然具有超过NTSC接收机的优点，因为HDTV并不存在诸如彩色串扰与亮度串扰等一般NTSC接收机的缺点，而且由于是数字信号故可与诸如家用电脑等其它数字装置相兼容。
典型的HDTV信号可呈现具有1050线及每线1440像素的图像。典型的HDTV接收机需要例如4个VRAM以便处理解码信号，还需另外的存储器以便缓冲若干场的压缩数据。设想在8位样本的情况下，此4个VRAM将需要48.38百万位的极高速的存储器。另一方面若HDTV信号经解码而成为正常的NTSC的525线且每线910像素的分辨率时，则仅需15.29百万位的较低速的VRAM，即约为高分辨率图像所需的三分之一。较少容量的存储器与较慢速的存储器的要求即可实现重大的成本节省，这是较低分辨率的接收机所能实现的。
本发明是一种用于接受较高分辨率的HDTV信号并仅利用信号中的一部分数据以产生表示较低分辨率图像的信号，从而实现减少重现图像所需的硬件的接收机装置。
图1为可用于说明本发明的分层次信号的示意图。
图2为处理压缩的数字电视信号的典型电视接收机的方框图。
图3为HDTV接收机中可容纳于图2的单元14中的解压缩装置的方框图。
图4，5，7与8为具体实施本发明的解压缩电路的可替换的具体实施例的方框图。
图6为由图5的内插器319所提供的范例性样本格式的示意图。
图8A、8B与8C表示可实施于图8中的单元308的范例性的可替换的屏蔽功能。
图9为图8的系数屏蔽装置308的方框图。
图10为部分的图7装置的操作流程图。
本发明系按由ATRC所建议的形式的压缩的数字电视信号而说明，所谓的ATRC，即“先进电视研究联合”(AdvancedTelevisionResearchConsortium(NBC，ThomsonConsumerElectronics，NorthAmericanPhilipsCorporationandSRI/DSRC))。它相似于由电影专家组，即MPEG(MotionPictureExpertsGoroup)，所建议的标准并详列于国际标准化组织发表的文献ISO-IECJT(1SC2/WG1)“CodingofMovingPicturesandAssociatedAudio”(电影与其伴音的编码)，MPEG90/176Rev.2，1990.12.18之中。此信号为如图1分层次列示的形式。应当明了的是，本发明并非限制于仅使用这种信号，而可适用于至少具有相似格式之各种信号。
图1显示了按MPEG压缩的电视信号的一般形式。此信号被安排成按连续的画面组GOPi的形式，各画面组包含来自相同数目的图象帧的压缩数据，各画面组被表示在定名为L1的最上行方框中。各GOP(L2)包含一标头以及后续的画面数据段。该GOP标头包含与水平与垂直画面尺寸、宽高比、场/帧比、位速率等有关的数据。
对应于有关场/帧的画面数据(L3)包含一画面标头以及后续的片数据(L4)。各片GOBi包含邻接的图像区域的图像信息，例如各GOB可包含表示16连续水平图像行的数据。画面标头包含场/帧数与画面代码类型。各片(L4)包含识别其在图像中的定位的标头以及后续的多个数据宏模块MBi。片标头也可包含组数与量化参数。
宏模块包含片的各部分的图像表示数据。MPEG格式中典型的宏模块表示包含16×16矩阵的图像区域。宏模块实际上由6数据块所组成，其中的四个数据块传输亮度信息而另二个则传输色度信息。四亮度数据块分别表示8×8象素矩阵或四分之一的16×16矩阵。各色度数据块为8×8矩阵，它表示完整的16×16像素矩阵。各相应的数据块包含由相应的像素数据矩阵所产生的不连续余弦变换(DCT，即DiscreteCosineTransform)系数。例如，自8×8像素矩阵所产生的各亮度数据块可包含多达8×8或64DCT系数。一个系数传送直流或平均亮度信息，而其余各系数则传送相关于不同图像的空间频谱的信息。各系数以特定次序配置，其中以直流系数为第首而其余各系数则以谱的重要性排列次序。许多图像可能包含极少细节因而导致若干DCT系数为零值。在有关的数据块中系数的层次结构中，所有跟随在最后的非零值系数之后的零值系数均从数据块数据中加以删除，而一个数据块结束代码(EOB)被插入在最后的非零值系数之后。此外在最后零值系数前出现的零值系数被按行程编码(runlengthcoded)。因而在数据块中可能具有少于64个系数。
各宏模块MBi(L5)包括一标头及后续的运动向量与编码的系数。此MBi标头包含宏模块地址、宏模块类型和量化参数。编码的系数被图示于层次L6。包含DCT系数与标头数据的大多数数据为可变长度的编码。此外，一些诸如DCDCT系数与运动向量的数据则为DCPM编码。
示于图1的数据一般被移动(Shuffle)以减少数据块错误的影响，并经过重组格式而成为固定数目的字节的传送包以便利于在接收机中的同步。此外，数据的传送包被进行例如李德-索罗门(Reed-Soloman)编码器的差错编码并附加上奇偶校验位。
图2示出HDTV接收机的一般形式。广播发送的HDTV信号经由天线9接收并施加到调谐解码器10。调谐解码器的输出为数字位流，它被施加至正向误差校正器与重组器(reshuffler)11。此正向误差校正器与重组器11例如包含李德-索罗门误差校正器，用以检测及校正信号传送期间所发生的数据误差;还包括提供反相数据移动的装置。经过误差校正和重组的数据被加到单元12以便对传输包格式进行分解，而将数据设置成如图1之一般序列。误差校正、重组与解包(depacket)功能按不同的程序发生，此程序为发射机中执行的相应功能的相反次序。
重组格式的数据被加到可变长度解码器13，其中，可变长度编码的数据被解码，并且任何行程编码的数据亦被解码。经过解码的数据被加至解压缩器14以便使经压缩的图像数据转换为光栅像素数据，并将该像素数据送至图像存储器或VRAM中。VRAM中的像素数据然后再加至显示装置、记录器或其它具有视频信号应用需要的装置。
图3的范例性的解压缩装置被设计成用以按MPEG之类的格式来处理视频数据。图3的系统类似于许多公知的运动补偿的预测视频解码器，因而在此不必详细说明。在图3中，由可变长度解码器300所提供的数据加到解压缩控制器302。反相DPCM编码器306A与306B被结合在此控制器中。控制器302自压缩视频数据中抽取标头数据以便编制其解压缩序列的程序。典型的情况是，此控制器为一状态机器，该状态机器被编程从而执行受到被包含在标头数据中的某些变数所支配的特定例行程序。
控制器302引导系数数据经过反相DPCM编码器306A，在其中适当的码字按需要而不作改变或被解码。运动向量数据被引导通过反相DPCM编码器306B，在其中各向量被解码。解码的运动向量耦合到运动补偿预测器304，而系数则耦合到反相DCT装置或IDCT310。响应于系数的数据块的IDCT装置产生8×8像素信息矩阵，后者按预定的次序被加至加法器312。来自加法器312的输出数据对应于解压缩的像素值。这些值输入至显示存储器(VRAM)318中，自此，这些值可施加至显示装置。来自加法器312的输出值还施加至一对缓冲存储器或VRAM314与316。存储器314与316各具有足够的容量以便储存一图像帧的像素数据。VRAM314与316被耦合至预测器304。影应于运动向量的预测器304自VRAM314或316中或同时自它们二者中存取适当的8×8数据块的像素数据，并将其加至加法器312。
一般，在MPEG类型的系统中，表示预定帧的数据为帧内编码的数据，而表示其余帧的数据则为帧间编码的数据。表示帧内编码的各帧的数据借助于将像素值分段为相应的8×8数据块以及对象素数据执行DCT而产生。而另一方面，表示帧间编码的各帧的数据的产生则借助于预测来自前面各帧中、后面各帧中或二者中的图像帧而产生;确定预测的与实际的帧的差(剩余);以及对剩余数据的8×8数据组执行DCT。这样，帧内DCT系数表示图像数据，而帧间DCT系数则表示帧差数据。对于帧内编码的各帧不产生运动向量。对于帧间编码的各帧的运动向量为一种码字，该码字标识某些帧(被预测的帧即是从这些帧中产生出)中象素的8×8数据块，而这些8×8数据块与当前被编码的帧中正在被处理的数据块最为匹配。关于MPEG类型编码/解码过程的较详细说明，可参见美国专利5，122，875。
现再次参考图3，当帧内编码的各帧正被处理时，预测器304受控制而将零值送至加法器312。由IDCT310所提供的反相DCT所处理的数据对应于像素值的数据块。这些值在加法器312中不经改变而送出，然后送至并装入VRAM318以供显示，并且装入VRAM314或316之一以供用于预测其后的各帧。紧接在I帧被解码之后，对应于在该I框之后出现预定数量帧后的一个帧间编码帧(P)可以从可变长度解码器中得到。该P帧在编码器内从前I帧中曾被预测到。因而该P帧的DCT系数表示剩余值，而当它被加入到被解码的I帧的像素值中时，即产生当前P帧的像素值。一待解码该P帧时，IDCT310即将解码的剩余值送至加法器312，预测器304响应于运动向量而自VRAM中存取I帧象素的对应的数据块，并以适当之次序将其送至加法器312。由加法器提供的和即为此P帧的像素值。各像素值被装入显示器RAM318，并装入未储存解码I帧像素值的RVRAM314或316之一。
在P帧被解码后，随着提供出通常出现在I与P帧中间的编码帧(B帧)，各帧已经过帧间编码并因而按类似于P帧的方式解码。然而，解码的B帧数据并不储存于VRAM314与316中，因为B帧数据并不被用以预测其它的帧。
图4示出本发明的第一具体实施例。图4包含简化形式的一部分图3的相关装置，以相同数字标示在图4中的单元与图3中的单元相同。在图4中，二维的十分取样器(decimator)311已设置于IDCT310与加法器312之间。十分取样器311包含一副取样器(Subsampler)以消除例如隔行的值以及由IDCT所提的像素矩阵的其余行的每隔一值(像素值或像素剩余)，以便使像素数据点压缩为1/4。副取样被设计成用消除垂直排列的像素数据或在被压缩的数据中依据梅花点格式来提供较高的有效分辨率。十分取样器可包含低通滤波器以便排除由于副取样过程产生的混淆。其它副取样格式也可使用。然而，若副取样仅仅是去除掉一些像素值，则副取样系数被限制在2的幂。或者，若副取样是采取内插，则可容纳广泛选择范围内的十取一采样系数。
由于数据已按系数4而压缩，因而缓冲器或VRAM存储器的容量相对于图3装置以系数4而压缩。示于图4中的VRAM315一般为示于图3中的存储器单元314与316的形式。然而请注意，即使是在图3中，两存储器部分314与316仍可由单个存储器单元或多个存储器单元实现。
处在十分取样器311之后的电路的工作速度要求也同样地可下降。预测器304′不同于图3中的预测器304，在响应于运动向量时，该预示器304′从存储器存取例如4×4而非8×8的像素值矩阵。另外的差别还在于编址之结构。通常预测器产生地址，或至少产生用以存取被运动向量识别的像素矩阵的起始地址。压缩了规模的VRAM不具有对应于由运动向量所表示的所有可能地址的地址位置(因而各地址)。然而对较大型的存储器结构这一点可通过在预测器中产生地址来适应(但仅使用产生的地址中的较有效的二进位)。对数据以系数2而按水平与垂直二方向进行十分取样的情况下，这样必然将除去垂直与水平地址值的最低有效位以外的所有位加到VRAM地址总线去。或者，运动向量在加到预测器去之前可通过截短单元(truncationelement)307而加以截短。
图5示出产生优于图4具体实施例的改进图像的另一具体实施例。该改进的取得是因为由总运动向量而非被截短的运移动向量获得了好处，或从截短存储地址对VRAM315产生的效应取得了好处。在图5中，内插器319设置在VRAM315与预测器304之间。此外，类似于十分取样器311的情况，二维十分取样器313被设置在预测器304与加法器312之间。内插器319接收来自VRAM315的数据块并且产生8×8数据块并耦合至预测器。预测器将此8×8数据块的数据送至十分取样器313，该单元通过副取样使该数据块回降为4×8数据块的数据，从而与由十分取样器311加到加法器312数据格式相符合。
为了解这个过程如何改进图像重现的精度，请参考图5与6。图6表示由内插器319所执行的算法。对此范例性的算法，假定以5×5而非4×4数据块的数据从VRAM315存取。存取被截短地址的4×4数据块的数据被包含在自VRAM存取的5×5数据块的左上角位置。自存储器存取的5×5数据块的数据系在图6中由空圆圈表示。黑色菱形则表示内插的值。此内插值可由任一已知的二维内插技术产生。例如，在偶数行R0、R2、R4和R6的内插值可通过将位于该内插值左、右两侧的取平均而产生。而奇数行的内插值则可通过对该内插值的上、下位置的值取平均而产生。表示在图6中各值的矩阵由9行与9列组成。内插器将8行与8列的矩阵送至预测器304。因此，具有选择数据的可能性。在此实施例中，选择是由预测器所产生的起点地址的最低有效位LSB所决定，该预测器用以存取来自VRAM315的数据块。如垂直地址的LSB为偶数或逻辑零时，则内插器的矩阵输出包含行R0-R7。若垂直地址LSB为奇数或逻辑1时，则矩阵输出包含行R1-R8。同样，如水平或列地址的LSB为偶数(奇数)时，则矩阵输出包含列C0-C7(C1-C8)。在经过十分取样的领域中，交替矩阵的选择(这些矩阵在行和/或列上有相对位移)，对重现的降低分辨率图象的精度提供出一半像素的改善(这是对经过副取样的图像而言)。
替代的内插器装置可被用作单元319，此装置可决定自VRAM315存取的矩阵的规模(例如;4×4、5×5、6×6)。
图5的具体实施例具有减少存储器的优点、稍稍改善分辨率以及降低对处在十分取样器311之后的电路单元需要的运算速度的优点。
图7示出类似于图5具体实施例的另一具体实施例，该实施例提供1/2的像素分辨率改善。图7的装置中的十分取样器311移至加法器312的输出与至VRAM的输入之间。这就消除了在预测器304与加法器312之间的十分取样器的必要，因而具有比图5装置较少的硬件设置。然而，在此具体实施例中，加法器需要执行每数据块8×8即64的加法而非每数据块4×4即16的加法。其余的电路按对应于图5的电路的相同方式操作。
图7电路上的变化可通过将VRAM315直接连至预测器304″以及将内插器319插入预测器304″与加法器312之间而实现。
图8示出优选的具体实施例，它不仅实现缩减VRAM的规模，而且减少IDCT320的复杂程度。在图8的装置中，对像素矩阵的十分取样直接在IDCT320中实现。这就是说，IDCT将经过十分取样的数据块的像素值送至加法器312，而其结果是其余的电路都类似于图5的装置而配置与操作。提供至IDCT320的数据是表示由8×8像素矩阵所代表的图像区域的空间频谱的系数序列。在此实施中，对于相应图像区域的相应频谱根据图象的内容而以多达64个系数来表示。若提供至IDCT的系数数量减少时，则由IDCT输出的像素矩阵所表示的图象区域的空间分辨率也随之而减小。由于空间分辨率的减小，因而图像区域可在不致进而影响图像质量的情况下以较少的像素来表示。若图像区域可用较少像素表示时，则IDCT被设计成用以计算较少的输出值。
假定图8的系统以系数2按垂直与水平二方向提供对应于发射的信息的经过十分取样的图像时，则IDCT320被设计成用以计算来自输入系数的8×8矩阵的4×4矩阵输入值。这就转换为对IDCT硬件的显著的硬件节约，以及降低IDCT操作的必需速度。选自被发射系数的8×8矩阵的4×4系数矩阵被提供给IDCT320。此4×4系数矩阵的选择是由表示在图8中的系数屏蔽装置308来完成的。该单元308被图示为具有8×8点的矩阵盒。各点表示一系数。降影部分的各点表示是丢弃的或并未施加至IDCT的系数。各系数对图像重组的重要性已经为先有技术。因此，设计人可自由选择其认为最有利于图像重现的各系数以供处理。在标称的MPEG信号格式中，系数按频谱的下降次序而出现，而且就所图示的矩阵而言则以“Z”字形的配置出现。因此，在最简单的情况，人们仅需选择对各图像区域所发射的首先的16个系数。
在图8的装置中的十分取样操作是在频域中选择性地执行的，因而除了对十分取样器313可能有需要之外，在处理环节中无需反混淆滤波器(antialiasfilter)。
屏蔽功能如图9中增加的单元301所指示的那样，可在解压缩控制器302(图3)中实现。注意，单元301可为一独特的硬件装置，或者其功能可在控制器302中被编程。屏蔽程序在图10的流程图中表示。
屏蔽功能是一种监视可得的数据及选择其中一个预定部分的功能。假定数据是MPEG格式，则它具有如图1的分层形式。此数据包含从标头数据直至数据块层次。所有的标头数据都是解压缩控制器所需的，因此单元301受控制而使得让所有标头数据通过。在数据块层次中，数据包含DCT系数或EOB代码。取决于图象的内容，各数据块可能包含从1至64个系数，而最后的非零系数的后面跟着EOB代码。如果数据块包含超过16系数时，则装置301将首先通过前面的16个系数，而后是EOB代码，并且丢弃包含在数据块中的随后的系数。数据块的结尾是按原始的EOB代码出现的时刻而识别。概据这一点，下一后续数据块的数据开始以及首先的16个系数可被选择，余此类推。
现参考图10，来自解码器300之数据被加以采集(80)并加以检验(81)。若数据为标头数据时，则得以通过并送至控制器302，而且计数(84)被复位至零。如果数据并非标头数据时，则经检验(83)以决定其是否为系数数据。若为非系数据时(例如，是运动向量数据等)，则将其通过至控制器302。若为系数数据时，则计数值增加(84)。计数值经过检验，并且数据也进行检验(85)以决定其是否为EOB代码。若计数值大于N时(在此例中N＝16)，则数据被丢弃(86)，直至EOB出现为止(该EOB也予以丢弃，因为它是多余的数据)。若计数值小于N时，则数据经过检验(88)以决定其是否为EOB。如果为非EOB时，则数据被通过(87)至控制器，并且下一数据字被检验(81)。若它是EOB，指示数据块中所有的其余系数都为零值时，则EOB被通过而送至控制器302，且计数即复位为零(89)以便为下一接续数据块的数据开始作准备。如在步骤(85)时计数值等于N，则导致记数值增加至N的数据字被EOB所取代。
图8A、8B与8C示出系数数据的可能替换的屏蔽功能。图8C的屏蔽功能将导致空间频率响应在垂直与水平方向上的不同。这一屏蔽功能可用于例如4×3图像转换为16×9图像的情况中。
以上叙述是使用在水平与垂直向的十分取样系数为2的情况，然而本发明并非局限于该系数为2。一般而言，从1至8的任何十分取样系数均可使用，但这组数字的两端的数则极少被使用。
权利要求
1.一种对压缩的视频数据解压缩的设备，该数据以表示具有第一空间分辨率的连续帧的相应图象区域的数据块而出现，并且其中各帧包含多个有区别的图像区域，该设备包含存储器装置(315)用以储存解压缩的视频数据，其特征在于包括装置(310，311，304′；320，304″)，用以对相应的数据块进行解压缩，从而产生表示具有低于第一空间分辨率的第二空间分辨率的对应图像区域的解压缩视频信号，还包括用以将该解压缩视频信号存储在所述存储器装置中的装置。
2.根据权利要求1的设备，其中该压缩的视频信号以表示M×M像素的码字的数据块而出现，其特征在于，所述解压缩装置产生表示该图像区域的N×N像素的数据块，其中M与N均为整数而M大于N。
3.根据权利要求1的设备，其中该压缩视频数据的数据块由借助对M×M像素值矩阵执行变换而产生的各系数而组成，其特征在于，所述用于解压缩的装置(320)具有包含反相转变装置，该装置用以执行对N×N个转换系数矩阵的变换，还包括装置(308)，该装置响应于借助对M×M个象素值矩阵进行变换而产生的所述系数，从而将N×N个系数矩阵提供给所述用于对相应图象区域执行反相变换的装置，此处M与N均为整数而M大于N。
4.根据权利要求1的设备，其中该压缩视频数据的数据块包含借助于对M×M个象素值矩阵执行不连续余弦变换而产生的系数，其特征在于，所述解压缩装置包含反相不连续余弦变换装置(320)以便对不连续余弦转变换系数的N×N个矩阵执行反相不连续余弦变换，还包括装置(308)，该装置响应于借助对M×M个矩阵变换而产生的所述系数，以便将N×N个系数矩阵提供给用于对相应的图象区域执行反相不连续余弦变换的所述装置，此处M与N均为整数而M大于N。
5.根据权利要求3的设备，其特征在于包括求和装置(312)，该装置包括第一输入端，耦合至所述反相变换装置;第二输入端;以及输出端，耦合至所述存储器装置(315);以及视频信号运动补偿预测器(304′)，该装置联接在存储器装置与所述求和装置的第二输入端之间。
6.根据权利要求5的设备，其特征在于包括内插装置(319)，联接在所述存储器装置与所述视频信号运动补偿预测器之间，以便从该存储器装置存取的N×N像素值矩阵产生M×M像素值矩阵;以及十分取样器(313)，被联接在所述视频信号运动补偿预测器与该求和装置的第二输入端之间，以便从所述视频信号运动补偿预测器所提供的M×M像素值矩阵产生N×N像素值矩阵。
7.根据权利要求6的设备，其特征在于，其中该压缩视频数据包含运动向量，该运动向量耦合至该视频信号运动补偿预测器(304′)，以便控制该视频信号运动补偿预测器，从而产生用于存取相应像素值矩阵的存储器读出地址，以及该存储器读出地址的最低有效位被耦合成去控制所述内插装置。
8.根据权利要求1的设备，其特征在于，其中用于对相应的数据块解压缩的装置包含第一十分取样器(311)，具有用于接收压缩视频信号的数据块的输入端和输出端，所述第一十分取样器用于从压缩视频信号值的M×M矩阵提供压缩视频信号值的N×N矩阵;求和装置(312)，具有耦合至该第一十分取样器的输出的第一输入端，以及第二输入端，还具有耦合至所述存储器装置的输出端;内插装置(319)，具有耦合至所述存储器装置的输入端，还具有输出端，用于从该存储器装置存取的N×N像素值矩阵产生M×M像素值矩阵;视频信号运动补偿预测器(304″)，具有耦合至该内插装置的输出端的输入端，还具有输出端;以及第二十分取样器(313)，联接在该视频信号补偿预测器及该求和装置的第二输入端之间，用于从该视频信号运动补偿预测器所提供的M×M像素值矩阵产生N×N像素值矩阵。
9.根据权利要求8的设备，其特征在于，其中该压缩视频数据包含运动向量，该运动向量被耦合至该视频信号运动补偿预测器(304″)，以便控制该视频信号运动补偿预测器，从而产生用于存取相应的像素值矩阵的存储器读出地址，并且该存储器读出地址的最低有效位被耦合成用以控制该内插装置。
10.根据权利要求1的设备，其特征在于，其中用于对相应的数据块进行解压缩的装置包含求和装置(312)，具有第一输入端，被耦合成用以接收该压缩视频信号的数据块，还具有第二输入端，以及输出端;十分取样器(311)，具有输入端，被耦合至该求和装置的输出端，还具有输出端，被耦合至该存储器装置的输入端，该十分取样器用以从该求和装置所提供的M×M矩阵值提供N×N矩阵值;内插装置(319)，具有输入端，被耦合至该存储器装置，还具有输出端，用于从该存储器装置所存取的N×N矩阵的像素值产生M×M矩阵的像素值;视频信号运动补偿预测器(304″)，具有输入端，被耦合至该内插装置的输出端，还有输出端，联至该求和装置的第二输入端。
11.根据权利要求10的设备，其特征在于，其中该压缩的视频数据包含运动向量，该运动向量被耦合至该视频信号运动补偿预测(304″)，以便控制该视频信号运动补偿预测器，从而产生存储器读出地址以便存取相应像素值矩阵，并且该存储器读出地址的最低有效位被耦合成用以控制该内插装置。
12.根据权利要求1的设备，其特征在于，其所述用于解压缩相应数据块的设备包含求和装置(312)，具有第一输入接端，被耦合成用以接收该压缩视频信号的数据块，还具有第二输入端以及输出端;十分取样器(311)，具有输入端，被耦合至该求和装置的输出端，还具有输出端，被耦合至该存储器装置的输入端，该十分取样器用于从该求和装置所提供的M×M矩阵值提供N×N矩阵值;视频信号运动补偿预测器(304″)，具有输入端，被耦合至该存储器装置，还具有输出端;以及内插装置(319)，具有输入端，被耦合至该视频信号运动补偿预测器的输出端，还具有输出端，被耦合至该求和装置的第二输入端，用以从该视频信号运动补偿预测器所提供的N×N像素值矩阵产生M×M像素值矩阵。
13.根据权利要求12的设备，其特征在于，其中该压缩视频数据包含运动向量，该运动向量被耦合至该视频信号运动补偿预测器，以便控制该视频信号运动补偿预测器，从而产生存储器读出地址，以便存取相应的像素值矩阵，并且该存储器读出地址的最低有效位被耦合成用以控制该内插装置。
全文摘要
一种用于接收数据块代码的HDTV压缩数字视频信号(304、310、311)的接收机，该接收机对各数据块进行十分取样，从而产生NTSC分辨率的图象，但接收机硬件显著地获得节省。
文档编号H04N7/46GK1076824SQ9310240
公开日1993年9月29日 申请日期1993年2月20日 优先权日1992年2月21日
发明者吴筱波 申请人:Rca汤姆森许可公司