高速、低速码率变换电路的制作方法

专利名称：高速、低速码率变换电路的制作方法
技术领域：
本发明属于数字通信中超大规模集成电路的设计领域，特别涉及到PCM脉冲编码调制通信中分路与合路的电路设计。
在数字通信网络中，为了充分利用线路的传输，以及为了通信中分组和保密的需要，就要在通信网络中进行码率变换，或是将信号中的一次群E1，2.048兆比特/秒(简称2Mbps)，分为32个零次群E0(64kbps)；或是将32路零次群E0合为一路一次群E1的电路。
在目前已有的技术中，这种同类的分路、合路电路主要存在以下几种缺陷一、由多类型、多个芯片的中、小规模集成电路所组成，其体积大、功耗高，可靠性差而且价格较昂贵；二、系统不完备，特别是在一次群E1分为E0时，输出不超过10路，不是全部输出，给应用带来许多不便；三、迄今为止还没见到32路E0合成为一路E1的电路及其设备投入使用；四、在电路设计中，将合路和分路两种速率变换通过控制选择在一片IC芯片上来实现的电路还没有见到。鉴于上述情况，就希望设计出更先进、完备，功能齐全的电路，来满足数字通信网络中的传输要求。
本发明的目的，就是在一片超大规模集成电路芯片上，利用FPGA(FieldProqrammable Gate Array即现场可编程门阵列)的方式，完成一次群E1分至32路零次群E0，或将32路反向型E0合为一路E1，从而进行有效的信号传输。
本发明是依靠下述技术方案来实现的，一种数字的高速、低速码率变换的集成电路，其特征在于电路内部由时隙脉冲产生模块(1)连接一个由2Mbps64Kbps的变换模块(2)、同步变换模块(3)以及方向变换选择模块(4)，再连接到输入输出模块(5)，构成FPGA内部电路结构。
根据输入的2MHZ时钟和8KHZ帧同步信号，由时隙脉冲产生模块(1)形成零相(0°)和π相的64KHZ，同时产生32个时隙标志脉冲Ti，i＝0，1，……，31，用来标志和选择E1中的32个时隙TSi，i＝0，1……，31；2Mbps→64Kbps变换模块(2)从高速输入PCM32路E1中选出各路，变为32路E0信号，或者由反向型32路E0信号合成一路E1信号输出；同步变换模块(3)是对输出信号进行同步处理，将零相，π相各半的32路E0变为同相的统一集中输出；变换方向选择模块主要对输入输出双向信号进行选择，确定本电路要么实现2Mbps分为32路64Kbps，要么实现32路64Kbps合为一路2Mbps的变换；输入输出模块(5)是确定本电路的输入输出信号是TTL电平或CMOS电平，并解决二者的兼容问题。
下面结合附图进一步说明实施例


图1是本发明分路/合路的原理框图；图2是时隙标志脉冲产生模块的电路分布图；图3是TS4n，TS4n+1，n＝0，1，……，8，共16个时隙的2Mbps64Kbps的分/合路电路，(方向变换电路也包括在内)。
图4是TS4n+2，TS4n+3，n＝0，1，……，8共16个时隙的2Mbps64Kbps的分/合路电路，(方向变换电路也包括在内)。
图5为时序图；图6为完整的实施例电路图。
在图1中，清楚表明了本发明的整体功能和结构框架，S为功能选择端，S＝0表示本发明电路为合路，S＝1表示本发明电路为分路。当S＝1分路状态下，输入信号为2Mbps的数字PCM32路E1信号，2MZ时钟，8KHZ帧同步信号，输出零相64KHZ时钟和32路同步的64Kbps数据信号。当S＝0合路状态下，输入为2MHZ时钟、8KHZ同步以及32路64Kbps数据信号，零相64KHZ时钟为输出信号，由本发明电路产生，2Mbps为输出信号。
在图2中，表明了时隙标志脉冲产生电路，它包括二个四位的计数器，四个正脉输出的3-8译码器，该线路共产生32个时隙脉冲，同时产生64KHZ的时钟，其输入2MHZ时钟和8KHZ的帧同步，C16BARD)为下降沿触发的四位计数器，WF-138为74LS138的改进，其输出为正脉冲。
在图3中，表示一种分/合路电路，它是本发明的核心电路之一，它包含着一个8位移位寄存器，连接四个三态门，一个双向引脚，以及两个与门、一个或非门，当S＝1时，它实现2Mbps64Kbps的分路速率变换，当S＝0时，实现64Kbps→2Mbps的合路速率变换，TS4n，TS4n+1，n＝0，1，……，8，共有16个时隙都重复使用相同的电路，图中没有重复画出，RS8为八级移位寄存器。此图工作原理为当S＝1时，在每帧的TS4n或TS4n+1时隙，移位寄存器的时钟是2MHZ时钟的非；非TS4n或TS4n+1时隙，移位寄存器的时钟为64KHZ时钟的非，即移位寄存器的钟为2MHZ与64KHZ两者组成的混合时钟，利用混合时钟，可将TS4n或TS4n+1的数据，高速写入8位移位寄存器中，TS4n或TS4n+1时隙过后，再用64KHZ时钟将8位移位寄存器中的数据从Q7端依次读出。
当S＝0时，其工作过程和S＝1相似，但变换相反，非TS4n或TS4n+1时隙，混合时钟将低速数据写入8位移位寄存器中，TS4n或TS4n+1时隙，用2MHZ时钟的非将8级移存器中的数据从Q8端高速读出，注意，只有TS4n或TS4n+1时，与门IC35将三态门IC10打开，此时，M点处信号为TS4n或TS4+1的数据，其它时间，三态门IC10关闭，M点信号为其它时隙的数据。
图4所描述的电路，也是本发明的核心电路之一，本图与图3相比，基本相似，它包含与图三完全相同的部分，即一个八位移位寄存器、四个三态门、一个双向引脚、两个与门及一个或非门，另外，增加二个三态门，一个触发器。从功能上，它们的区别在于，混合时钟的64KHZ时钟为π相，正因如此，无论是分路或是合路，都增加了相位调整电路，即D触发器FDC。此外，合路时，低速64Kbps速率数据先由FDC相位调整，再低速写入8级移位寄存器，T4+2或TS4n+3时，利用2MHZ时钟，将移位寄存器中的数据高速读出。
图5表示本发明电路的时序图，2Mbps的信号与时钟的关系，64Kbps的数据信号是从本电路输出为π相，合路时输入的64Kbps信号为零相，是反向型信号，64KHZ零相时钟由本发明电路给出。
图6表示本发明电路的一种实施例，图中IPAD为输入信号的管脚，OPAD是输出信号的引脚，BPAD为输入/输出双向信号的管脚，TBUF和OBUFZ为三态门，特别要说明的是，时隙标志脉冲产生模块将所有的时隙脉冲Ti，＝0，1……31全部产生出来，速率变换、方向变换和同步变换只画了两个例子，没有重复铺开画出，设TSi为32路64Kbps数据信号，i＝0，1，……31，TS4n以TS0为例，TS4n+1和TS4n相同未画。TS4n+2以TS4为例，TS4n+3以TS4+2相同未画，即n＝0的情况。当n＝1时，只要以T4n，T4n+1，T4n+2，T4n+3分别代替T0，T1，T2，T3，TS4n+1，TS4n+2，TS4n+3分别代替TS0，TS1，TS2，TS3即可。
本发明的突出特点是，将所有各部分电路，全都做在一片超大规模集成电路芯片FPGA-XC3064APC84上面，实现了数字PCM通信中，将一次群E1分为32个零次群E0或32路零次群E0合为一路一次群E1的电路，完成高速、低速码率变换功能，由一片FPGA所实现的电路体积小数十倍，重量轻数十倍，功耗只有几毫瓦，价格便宜数十倍，而且可靠性高，使用稳妥。实现周期短，产品上市快。
权利要求
1.一种数字的高速、低速码率变换电路，由超大规模电路集成芯片构成，其特征在于，电路内部由时隙脉冲产生模块(1)连接一个2Mbps64Kbps的变换模块(2)、同步变换模块(3)以及方向变换选择模块(4)，再连接到输入输出模块(5)，构成FPGA内部电路结构。
2.按照权利要求1所述的高速、低速码率变换电路，其特征在于，内部的时隙标志脉冲产生电路，它包括2个四位的计数器，四个正脉冲输出的3-8译码器。
3.按照权利要求1所述的高速、低速码率变换电路，其特征在于，其内部一种分/合路电路包含一个8位移位寄存器，它连接四个三态门，一个双向引脚以及两个与门、一个或非门。
4.按照权利要求1所述的高速、低速码率变换电路，其特征在于，内部的另一种分/合路电路，除了包含一个8位移位寄存器、四个三态门、一个双向引脚、两个与门及一个或非门之外，还增加二个三态门，一个D触发器。
全文摘要
一种用于数字通信系统中的高速、低速码率变换的超大规模集成电路,包括时隙脉冲产生模块,2Mbps→64Kbps的变换模块,同步变换模块以及方向变换选择模块和输入输出模块,用FPGA将所有电路全部做在一片超大规模集成电路中,实现数字PCM通信中将一次群E
文档编号H04L29/00GK1175837SQ9610956
公开日1998年3月11日 申请日期1996年8月30日 优先权日1996年8月30日
发明者陈文放, 张新民, 何调元, 徐卫, 李宏超, 潘云生 申请人:中国人民解放军保密委员会技术安全研究所