专利名称：集成可控线路终端的制作方法
技术领域：
本发明涉及一种能与传输线路电连接的线路接收电路，用来接收以数字电信号形式通过传输线路传输的信息。
当前，对数字逻辑电路以及电路之间的数字信号传输有各种设计。
早期的设计是DTL(二极管-晶体管逻辑电路)、TTL(晶体管-晶体管逻辑电路)和ECL(发射极耦合逻辑电路)，这些设计既用于各数字逻辑电路内，也用于一些电路或电路板之间的数字信号传输。
为了传输高数据率的数字数据最好采用利用一对信号传输线的差动传输和接收数字数据的方式。DPECL(差动正发射极耦合逻辑电路)、LVDS(低压差动信号传输)和GLVDS(接地低压差动信号传输)都是利用差动信号传输的例子。采用差动信号传输方式，由于连接发送和接收的地线上的寄生电压降不会对数据传输的质量产生不良影响，因此可以用较低的差动电压加到信号传输线对上。低的差动信号传输电压因而使通过低阻抗传输线路发送的功率保持在合理的范围内。
由于随着集成规模和操作速度的迅速提高数字电路的复杂性急剧增大，因此各电路器件之间的信号连线的数目，从而各集成电路的引线数目相应增大。这样，印刷电路板上容纳器件和器件之间和/或器件与外围装置之间走线的空间就非常紧张。
此外，由于不同的原因，一个复杂的系统通常对于不同的部分采用不同的信号传输方式。考虑到当前可用的所有差动信号传输方式，信号传输电压的范围从稍低于0伏到高于4伏。这样，就不能直接将一个遵从某个差动信号传输方式的电路的输出端与另一个遵从不同的信号传输方式的电路的输入端连接。因此，一个复杂的电路必需坚持统一的信号传输方式，要不就需采用不同信号传输电平之间的转换装置。前一种方法的缺点是缺乏进一步开发的灵活性，而后一种方法则要求提供与系统核心功能无关的额外空间和功率。
本发明就是为了解决上述问题而提出的。本发明的目的是使数字高速信号传输尽量简单，空间和成本尽量经济。
这个目的是按权利要求1所述那样达到的。本发明的一些实施例如从属权利要求所述。
为了达到这个目的，本发明提出了一种线路接收电路，它包括一个具有与传输线路连接的一个非反相输入端和一个反相输入端的集成输入放大电路，以及一个端接所述传输线路的特性阻抗的线路终端阻抗装置，而所述输入放大器电路和所述线路终端阻抗装置是集成在同一个半导体基片上的。
按本发明构成的集成线路接收电路不仅能执行再生通过传输线路接收的信号的操作，而且由于在集成线路接收电路的芯片上有终端阻抗装置，还为传输线路提供了适配终端。当然，这种含有集成的终端阻抗装置的集成线路接收电路可以与其他用来处理接收信息的电路集成在同一个芯片上。
按本发明构成的线路接收电路允许将传输线路直接接到接收通过传输线路传输的数据的集成电路的输入引线上，而不需要再加传输线路的适配终端。因此，在印刷电路板上不需要留出额外空间来容纳端接传输线路的适配器件。这样，就能以空间和成本都非常经济的方式将大量信号线接至大量输入引线。本发明利用了现代数字差动信号传输应用较小的差动电压(例如在0.2伏范围内)传输信号的优点，可将因此消耗功率不大的终端阻抗集成在线路接收电路的半导体基片上而不需要占据多少空间。线路终端阻抗装置和输入放大器集成在同一个芯片上还有一个优点是，这样能非常有效地抑制由于放大器输入端的连线感性分量与电容串联而可能引起的寄生谐振，从而改善了整个电路结构的可靠性。
为了避免在采用各种不同的数字信号传输方案的混合系统中必需要有转换不同信号传输电平的装置，按照本发明的一个实施例，连接在输入放大电路的输入端之间的终端阻抗装置可以保持浮动，也就是说，不需要一个预定的共模工作电压就能在足够大的共模电压范围内，例如从稍低于地电平一直到稍高于线路接收电路的电源电压的电平，正常工作。如果为输入放大电路提供了相应大的共模电压范围，线路接收电路就能接至任何发送器正确地进行工作，只要由发送器确定的传输线路上的共模电压处于输入放大电路和终端阻抗装置的共模工作电压的范围之内。
此外，为了适应不同的传输线路特性阻抗，按本发明构成的线路接收电路包括多个阻抗电路和至少一个可以控制成处于低阻抗的传输状态或高阻抗的截止状态的传输门电路，所述多个阻抗电路与所述至少一个传输门电路相互连接成使得所述线路终端阻抗装置的阻抗值可以通过控制所述至少一个传输门电路加以控制。
本发明的线路接收电路的一个具体实施例中的线路终端阻抗装置包括多个并联连接在输入放大电路的输入端之间的各由一个阻抗和一个传输门组成的串联电路。
通过适当选择各传输门分别处于传输状态或截止状态就能按需要选择总终端阻抗的相应阻抗值。此外，如果希望不端接传输线路，即如果传输线路起着具有隔离终端的总线作用时，通过使所有传输门都处于高阻抗的截止状态，就能避免本发明的线路接收电路成为一个加到传输线路上的负载。传输门和线路终端阻抗装置可取地设计成可使线路输入电路的输入端按上述意义浮动。
按照本发明的另一个实施例，一个或多个所述各由传输门和阻抗装置组成的串联电路可以分别配置成由两个阻抗装置通过传输门串联而成的电路。传输门的两端可以通过附加传输门接到具有适当电平和适当源阻抗的电压源上。通过将串联电路中的传输门保持在截止状态而将附加传输门保持在低阻抗的传输状态，就能达到独立共模端接进入的传输线路各端的目的，如果用来驱动传输线路的这种发送器希望接收端采用这种共模端接或所用的传输线路要求这种端接的话。
这种串联电路的另一个实施例包括多个串联的阻抗装置，而每个阻抗装置有一个传输门与之并联。这样，通过适当选择各传输门分别处于传输状态或截止状态就能按需要调整这个串联电路的总阻抗。
每个传输门的传输状态可通过各自的控制端加以控制。如果在同一个半导体芯片上为多个信号通道配置了多个同样的线路接收电路，那么相应传输门的相应控制端就可连接在一起。这些线路接收电路控制端可以接至专用的器件输入引线，或者可用一个排除了每个线路接收电路中各传输门的传输状态的无用或损毁性组合的逻辑电路加以驱动。
以下将结合附图对本发明的实施例进行更为详细的说明。在这些附图中
图1示出了按本发明构成的线路接收电路的一个实施例的总体方框图；图2示出了线路终端阻抗装置的第一实施例；图3示出了本发明的线路终端阻抗装置的第二实施例；图4示出了本发明的线路终端阻抗装置的第三实施例；图5示出了本发明的线路终端阻抗装置的第四实施例；图6a示出了用来表示传输门的符号；以及图6b示出了按本发明构成的传输门的实施例的示意图；图1示出了本发明所提出的线路接收电路的一个实施例的总体方框图。图中，标号1标出的是一个具有一个非反相输入端11和一个反相输入端12的差动输入放大电路。输入端11和12两端的电压差由放大器1线性或非线性放大，经放大的信号出现在放大器1的输出端13上。标号2标出的是一个横跨在放大器1的输入端11和12两端的线路终端阻抗装置。导线31和32构成一个传输线路，它由一个数据发送器(未示出)驱动，接到放大器1的输入端11和12上。围着输入放大器1和线路终端阻抗装置2的虚线框表示输入放大电路1和线路终端阻抗装置2集成在同一个半导体基片上，也就是说，输入放大器1和线路终端阻抗装置2是同一个集成电路上的器件。当然，在这个集成电路上除了图1中虚线框内所示的元件外可能还有其他器件，例如为其他信号通道配置的其他输入放大器和线路终端装置以及处理通过接至集成电路的各传输线路接收到的信息的其他电路。
图1中的接线端VDD和VSS为输入放大电路1的电源端。虽然在图1中线路终端阻抗装置2示为加有VDD和VSS的电源电压，但线路终端阻抗装置2与VDD和VSS的这种连接并非必需，这取决于线路终端阻抗装置2的具体实现情况。
就最基本的形式而言，线路终端阻抗装置2就是一个阻值按传输线路31、32的特性阻抗选定的电阻。
按照另一个基本实施例，线路终端阻抗装置2通过为传输线路的每个导线31和32各提供一个终端阻抗保证了每个信号导线的共模端接。在这种情况下，各阻抗根据发送器所期望的端接方式接至VDD或VSS或接线端VT。如果每个终端阻抗都接至接线端VT，那么将一个外部电压加到这个接线端上就能使传输线路导线31、32的共模端接到可根据所采用的发送器类型确定的任意电位。
图2示出了线路阻抗终端装置2的第一实施例。按照这个实施例，线路终端阻抗装置2包括串联在输入放大电路1的输入端11和12之间的第一阻抗R11、传输门T1和第二阻抗R12。在这个实施例中，31和32标出的是对称传输线路(如双绞线之类的传输线路)的导线，端接了串联的R11、T1和R12。就传输线路的对称性考虑，阻抗R11和R12最好具有相同的阻抗值。
C1标出的是传输门T1的控制端。通过将一个适当的控制电压加到控制端C1，就能使传输门T1处于低阻抗的传输状态，即基本上呈短路那样将R11与R12连接起来，或者使传输门T1处于高阻抗的截止状态，基本上将R11与R12断开。
因此，通过传输门T1，本发明的第一实施例可使实际上由串联的R11和R12构成的内部终端接上或断开。这样，按这个实施例构成的本发明的线路接收电路既可以配置成在专用传输线路上工作，也可以配置成在数据总线传输线路上工作。在前一种情况下，传输门被控制成处于低阻抗的传输状态，而在后一种情况下，传输门被控制成处于高阻抗的截止状态。
虽然图2中没有示出，但可以理解，通过在放大器1的输入端之间并联配置多个各由图2所示的第一阻抗、传输门和第二阻抗组成的串联电路，就能使接在输入放大器1的输入端11和12之间的终端阻抗与不同的传输线路31、32的特征阻抗匹配。在这种情况下，每个串联电路中的传输门T1可以选择一些串联的阻抗R11、R12并联起来，使得并联连接的阻抗是按需要可调的。
图3示出了按本发明构成的线路终端阻抗装置的第二实施例。与图1所示的实施例类似，第二实施例也包括串联的第一阻抗R11、传输门T1和第二阻抗R12，接在输入放大器1的输入端11和12之间。标号31和32标出的也是接至放大器1的输入端11和12的传输线路的导线。除了图2中所示的这些元件外，第二实施例还包括第一对传输门T11和T12、第二对传输门T13和T14、第三对传输门T15和T16。C11标出的是一个控制传输门T11和T12的传输状态的控制端，C12标出的是一个控制传输门T13和T14的传输状态的控制端，而C13标出的是一个控制传输门T15和T16的传输状态的控制端。同一对内的传输门始终处于由加到相应控制端的信号确定的相同传输状态。
第一对的第一传输门T11接在阻抗R12的与传输输门T1连接的这端与负电源端VSS之间。第一对的第二传输门T12接在阻抗R11的与传输门T1连接的这端与负电源端VSS间。第二对传输门的第一传输门T13接在阻抗R12的与传输门T1连接的这端与正电源端VDD之间。第二对传输门的第二传输门T14接在阻抗R11的与传输门T1连接的这端与正电源端VDD之间。第三对传输门的第一传输门T15接在阻抗R11的与传输门T1连接的这端与加外部电压电位的接线端VT之间。第三对的第二传输门T16接在阻抗R12的与传输门T1连接的这端与接线端VT之间。
第二实施例使线路终端阻抗装置能配置成可端接在各种不同的传输线路上。根据加到控制端C1、C11、C12和C13上的各控制信号，可以将含有第二实施例那样的线路终端阻抗装置配置成用来端接一个对称的传输线路和/或提供传输线路的每个导线31、32相对正电源电位VDD、负电源电位VSS或加在接线端VT上的任意终端电压的共模终端。此外，这个实施例还可以配置成几乎不对传输线路加载的状态。
为了端接对称传输线路，可将传输门T1控制成处于低阻抗的传输状态，而将图3中所示的其他传输门都控制成处于高阻抗的截止状态。为了提供导线31、32相对正电源电位VDD的共模终端，可将传输门T13和T14控制成处于低阻抗的传输状态，而将图3中所示的其他传输门都控制成处于高阻抗的截止状态。
如果需要提供导线31、32相对负电源电位VSS的共模终端，可将传输门T11和T12控制成处于低阻抗的传输状态，而将图3中所示的其他传输门都控制成处于高阻抗的截止状态。如果需要提供导线31、32相对一个不同于VDD或VSS的电压电位的共模终端，可将一个能提供适当电压电平的电压源接在接线端VT和例如VSS之间，将传输门T15和T16控制成处于低阻抗的传输状态，而将其他传输门都控制成处于高阻抗的截止状态。
如果需要对称端接导线31、32同时又共模端接导线31、32，也就是说如果需要y型端接传输线路，可将传输门T1控制成处于低阻抗的传输状态，同时在要求相对VDD的共模端接的情况下可将传输门T13和T14控制成处于低阻抗的传输状态。类似，如果需要相对VT的y型端接，可将T1、T15和T16控制成处于低阻抗的传输状态，而将其他传输门都控制成处于截止状态。如果需要相对VSS的y型端接，可将传输门T1、T11和T12控制成低阻抗的传输状态，而将其他传输门都控制成处于截止状态。对于每种y型端接，都可配置一个附加阻抗RS1、RS2、RS3，作为共模端接电压的源阻抗，如图3中所示。当然，也可以在传输门T1处于截止状态的情况下获得传输线路31和32的y型端接。然而，这种情况与y型端接同时又将传输门T1控制成处于低阻抗的传输状态的情况相比，传输门T11至T16的电流驱动能力必需强一些，因此这些传输门的尺寸也要大一些。
图4示出了按本发明构成的线路终端阻抗装置的第三实施例。这个实施例不同于图3所示的实施例，串接在阻抗R11和R12之间的不是单个传输门T1，而是两个串联的传输门T21和T22。此外，还用单个传输门T25代替了传输门对T11和T12，用单个传输门T23代替了传输门对T13和T14，以及用单个传输门T24代替了传输门对T15和T16。传输门T23至T25名有一个传输端接到T21的与T22的一个传输端连接的那个传输端上，如图4所示。第三实施例的工作和控制情况与对第二实施例所作的说明类似。
有关第一、第二和第三实施例应当指出的是，无论阻抗R11、R12、R21和R22还是阻抗RS1、RS2、RS3不必是在半导体芯片上作为独立的器件，而可以通过将各传输门设计成在低阻抗的传输状态分别具有相应的所需传输阻抗来实现。在利用场效应晶体管设计传输门时，所需传输阻抗例如可以通过适当设计沟道的几何尺寸获得。
如果希望线路终端阻抗装置2不端接传输线路31、32，可使图2、3或4中所示的所有传输门都处于高阻抗的截止状态。为了降低加到传输线路31、32上的容性负载，可在放大器输入端11与第一阻抗R11或R21之间以及还在放大器输入端12与第二阻抗R12或R22之间配置附加传输门(在这些图中均未示出)。这些附加传输门可以控制成在不希望端接的情况下处于高阻抗的截止状态，而在其他情况下处于低阻抗的传输状态。
图5示出了按本发明构成的线路终端阻抗装置的第四实施例。按照这个实施例，配置了三个串联的阻抗R31、R32和R33。这些阻抗分别与传输门T31、T32和T33并联。为了简明起见，图5中没有示出传输门T31至T33的控制端。这个实施例可以通过有选择地使这些串联的阻抗R31至R33中的某些阻抗短路来调整传输线路的导线31和32之间的终端阻抗。与前几个实施例类似，可以在放大器输入端11与串联的阻抗之间以及在放大器输入端12与串联的阻抗之间配置附加传输门(未示出)，以便在需要时断开整个线路终端阻抗装置2。
为了能实现y型端接，可以对图5的线路终端阻抗装置加以修改，用图3所示的线路终端阻抗电路2或图4所示的线路终端阻抗电路代替中间的传输门T32。
通过将多个例如结合图2、3、4和5说明的电路并联在放大器1的输入端11和12之间，就可以分别配置接在输入放大器1的输入端11和12之间的终端阻抗和接在各输入端11、12和所需终端电位之间的共模终端阻抗，以与所用的传输线路31、32的不同特性阻抗匹配。通过适当选择所述并联连接得到的电路中可资用的传输门的传输状态，可以按照需要通过有效地并联连接适当的若干个阻抗来调整对称终端阻抗的值和/或各共模终端阻抗的值。如果并联连接多个按上述任何实施例构成的电路，可以在这并联连接的两端串接附加传输门，以便在不希望或不需要端接线路31、32时通过使这些附加传输门处于高阻抗的截止状态来降低加到传输线路31、32上的容性负载。
可以将各线路终端阻抗装置2的控制端C1和C11、C12、C13做成含有本发明的线路接收电路的集成电路的器件输入引线。或者更可取的是可以配备一个逻辑电路，根据这个逻辑电路的输入端的逻辑状态驱动控制端C1、C11、C12、C13，这样就不会出现错误地组合各对传输门的传输门传输状态的情况。采用这种方式，可以减少设置线路终端阻抗装置2所需的器件引线数，而且也可避免由于传输门传输状态配置错误而导致集成电路的毁坏。如果配有图中未示出的附加传输门的话，这个逻辑电路也能对它们进行控制。
逻辑电路可以接收有关终端阻抗值的二进制信息和有关端接类型的二进制信息。端接类型可以包括不端接(即终端阻抗值相当高，近似为无穷大)，浮动并行(对称)端接，相对VSS、VT或VDD的共模端接，以及相对VSS、VT或VDD的y端接。
作为通过输入终端阻抗值和端接类型信息的外控制端来控制所述逻辑电路的一个替代方案，可以在设计和制造包含按本发明构成的线路接收电路的集成电路时对各传输门的传输状态进行编程。编程可以通过熔丝、激光烧制、掩膜编程等实现。
此外，还可以配备一个控制电路，主动地将终端阻抗调整为所需值，以补偿处理偏差和/或温度变化和/或电源波动。为此，这个主动控制电路可以包括一个外部基准电阻。
图6a示出了用来示出本发明的传输门的符号。一个传输门包括两个传输端a、b以及一个控制端c。就传输端a和b而言，传输门可以处于低阻抗的传输状态或高阻抗的截止状态，这取决于加在控制端c上的信号。图6b示出了图6a的传输门的实施例。按照这个实施例，传输门包括一个NMOS晶体管TR1和一个PMOS晶体管TR2,NMOS晶体管TR1和PMOS晶体管TR2的沟道并联在传输门的传输端a和b之间，INV标出的是一个反相器，它的输出端与PMOS晶体管TR2的栅极连接。控制端c上的控制电压加到NMOS晶体管TR1的栅极上和反相器INV的输入端上。
如果加到控制端c上的电压低到或接近于电位VSS，那么只要传输端a的电位和传输端b的电位都不低于控制端c的电位减去TR1的门限电压，NMOS晶体管TR1就处于非导通状态。此外，由于反相器INV的作用，PMOS晶体管TR2的栅极处于高电位(为或接近VDD)，可以只要传输端a的电位和传输端b的电位都没有升高到超过TR2的栅极电位加上TR2的门限电压，晶体管TR2也将处于非导通状态。因此，如果控制端c保持在低电位，那么只要传输端a和b不超出刚才提到的范围，图6b所示的电路将使传输端a和b之间保持在非导通的高阻抗状态。
如果控制端c上的电位上升到VDD或接近VDD,NMOS晶体管TR1的栅极就接收到高电位，而由于反相器INV的作用，PMOS晶体管TR2栅极接收到低电压。因此，只要传输端a、b中具有较低电位的那个传输端的电位比控制端c的电位低TR1的门限电压，NMOS晶体管TR1就会导通，而只要传输端a、b上的电位中较高的那个电位比处于或接近VSS的PMOS晶体管TR2的栅极电压高TR2的门限电压，PMOS晶体管TR2就会处于导通状态。所以，如果有一个高电位加到控制端c上，就会使图6b的电路在传输端a和b之间处于低阻抗的传输状态，而与传输端a和b的电位无关，从而使图6b的电路适合浮动工作。
权利要求
1．一种线路接收电路，包括一个集成输入放大电路(1)，它具有用来与一个传输线路(31,32)连接的一个非反相输入端(11)和一个反相输入端(12)；以及一个线路终端阻抗装置(2)，用来端接所述传输线路(31,32)的特性阻抗，其中，所述输入放大电路(1)和所述线路终端阻抗装置(2)集成在同一个半导体基片上。
2．按权利要求1所述的线路接收电路，其中所述线路终端阻抗装置(2)包括多个阻抗电路(R)；以及至少一个传输门电路(T)，每个传输门电路(T)具有一对传输端(a,b)，并可受控成使所述传输端(a,b)之间处于低阻抗的传输状态或高阻抗的截止状态，其中所述多个阻抗电路(R)和所述至少一个传输门电路(T)相互连接成使得所述线路终端阻抗装置的阻抗值可通过控制所述至少一个传输门电路加以控制。
3．按权利要求1所述的线路接收电路，其中所述线路终端阻抗装置(2)包括一个串联一个阻抗电路(R11,R12)和一个第一传输门电路(T1)的电路，其中所述串联电路接在所述输入放大电路(1)的所述输入端(11,12)之间。
4．按权利要求3所述的线路接收电路，其中所述串联电路包括一个第一阻抗(R11；R21；R31)，它的一端与所述输入放大电路(1)的一个输入端(11)连接，而它的另一端接至所述第一传输门电路(T1；T2；T3)的一端；一个第二阻抗(R12；R22；R32)，它的一端与所述输入放大电路(1)的另一个输入端(12)连接，而它的另一端接至所述第一传输门电路(T1；T2；T3)的另一端。
5．按权利要求4所述的线路接收电路，其中所述线路终端阻抗装置(2)包括一个第二传输门电路(T12；T14)，它连接在所述第一传输门电路(T1)的所述一端和所述线路接收电路的一个电源端(VDD；VSS)之间；以及一个第三传输门电路(T13；T11)，它连接在所述第一传输门电路(T1)的所述另一端和所述线路接收电路的所述一个电源端(VDD；VSS)之间。
6．按权利要求4所述的线路接收电路，其中所述线路终端阻抗装置(2)包括一个第四传输门电路(T15)，它连接在所述第一传输门电路(T1)的所述一端和一个加外界终端电压的引线端(VT)之间；以及一个第五传输门电路(T16)，它连接在所述第一传输门电路(T1)的所述另一端和所述加外界终端电压的引线端(VT)之间。
7．按权利要求2所述的线路接收电路，其中所述线路终端阻抗装置(2)包括一个串联一个第三阻抗(R21)、一个第六传输门(T21)、一个第七传输门(T22)和一个第四阻抗(R22)的电路；以及一个第八传输门(T23；T25)，它的一个传输端与所述第六传输门(T21)和所述第七传输门(T22)连接，而它的另一个传输端接至所述线路接收电路的一个电源端(VSS；VDD)。
8．按权利要求7所述的线路接收电路，其中所述线路终端阻抗装置(2)包括一个第九传输门(T24)，它的一个传输端与所述第六传输门(T21)和所述第七传输门(T22)连接，而它的另一个传输端接至一个加外界终端电压的引线端(VT)。
9．按权利要求2所述的线路接收电路，其中所述线路终端阻抗装置(2)包括一个串联多个阻抗(R31,R32,R33)的电路；以及所述阻抗(R31,R32,R33)中至少有一个阻抗有一个传输门(T31,T32,T33)与之并联。
10．按权利要求2至9中任何一个权利要求所述的线路接收电路，其中所述每个传输门电路(T1)包括并联的一个N沟道MOSFET(TR1)和一个P沟道MOSFET(TR2)；以及所述N沟道MOSFET(TR1)的栅极连接成接收一个传输控制信号(C1)，而所述P沟道MOSFET(TR2)的栅极连接成接收经仅相的所述传输控制信号。
11．按权利要求2至10中任何一个权利要求所述的线路接收电路，所述接收电路包括多个线路终端阻抗装置(2)，它们并联连接在所述输入放大电路(1)的所述输入端(11,12)之间。
全文摘要
本发明所提出的线路接收电路包括一个具有与传输线路(31,32)连接的非反相输入端(11)和反相输入端(12)的集成输入放大电路(1)和一个端接传输线路(31,32)的特性阻抗的线路终端阻抗装置(2)。输入放大电路(1)和线路终端阻抗装置(2)集成在同一个半导体基片上。线路终端阻抗装置(2)包括多个阻抗电路,可加以控制,使得线路终端的阻抗值是可控的。
文档编号H04L25/02GK1224556SQ97196088
公开日1999年7月28日 申请日期1997年5月7日 优先权日1996年5月8日
发明者M·赫德贝里 申请人:艾利森电话股份有限公司