专利名称：用于控制异步电路间数据传输的同步电路控制器的制作方法
技术领域：
本发明涉及到一种同步电路控制器，特别是用于控制运行在独立时钟下许多同步电路之间的数据传输的同步电路控制器。
现有技术描述一般讲，数据传输已广泛用于微型计算机之间或微型计算机同其它设备之间，这些微型计算机即是运行在独立时钟下的同步电路。
在这种情况下，一台同步电路或第一同步电路中的所有数字电路按第一时钟或该同步电路的第一相位时钟同步操作。而在另一个或第二同步电路中，所有的数字电路按与第一相位不同的同步电路的第二相位的第二时钟同步操作。
为进行同步串行通信，使数据由第一个同步电路传输到第二个同步电路，第一个同步电路输出一个与第一时钟同步的第一信号；第二同步电路收到这一信号时必需能正常工作。
在常规和典型的同步串行通信中，采用第一同步电路控制器以解决这一问题，其通信设备的框图如图7所示；例如，在日本专利申请公开书No.8-330932中对这种设置就进行了描述。这种采用常规的第一同步电路控制器的通信设备结构为发送与时钟CK1同步的数据DT的同步电路1，例如为一微型计算机；接收与时钟CK2同步的数据DR的同步电路2，例如为另一微型计算机；以及一台作为同步电路控制器的延迟电路101，使传输的数据DT产生定量延时，生成被接收的数据DR。
同步电路2包括一锁存电路F21，由一触发器构成，以锁存与时钟CK2同步的数据DR。
现参阅图7和数据传输操作时间8，描述常规同步电路控制器的操作过程。首先，同步电路2接收同步电路1发送的数据DT并将其作为被接收数据DR时，它必需接收规范的数据。在时钟CK1和CK2具有相同频率且其相位差已知的情况下，可在传输线中插入一个延时时间与相位差相应的延迟电路103，使传输的数据DT产生相应延时，从而产生预期的被接收数据DR。同步电路2中的锁存电路F21锁存与时钟CK2同步的数据DR，从而可正常接收定时的数据DR，避免进入锁存电路F21的锁存禁区或影线所示时钟CK2的前沿区。
然而，存在时钟CK1和CK2之间的相位差不可预知的情况。第一种同步通信设备不能适应这种情况。
针对这一问题，日本专利申请公开书No.7-264175中描述了第二种常规同步电路控制器。
图9为表示第二种常规同步电路控制器的框图，其中与图7共有部件的标记和说明同图7一样。第二类常规同步电路控制器包含一取样输入电路201，其作用在于使同步电路1按时钟CK1同步的输出数据DT产生预定数量的延时，并输出延时数据D1、D2...DN，以取代延迟电路101；一锁存电路202，用以锁存与时钟CK2同步的延时数据D1、D2、....DN，并输出锁存数据L1、L2、...LN；一瞬变点检测器电路203，包括“异-或”电路EXOR等，EXOR电路检测锁存数据L1...LN相位发生翻转的两个瞬变点，并将瞬变点检测信号T1...TN进行输出；一瞬变点输出电路204，其作用在于按MSB(最大有效位)对瞬变点检测信号T1...TN在一个方向上进行顺序编码及在此方向上输出瞬变点A和B；一选择信号发生器电路205，用于检测瞬变点A和B之间中心点的相位，并将相应的选择信号PC进行输出；以及一选择电路206，用于选定某一延时数据D1、D2...DN作为同步数据DR，以响应选择信号PC的控制。
现参阅图9描述第二种常规同步电路控制器的操作。取样输入电路201对来自同步电路1有与时钟CK1同步的数据DT按预定时间间隔进行延时，并将延时数据D1、D2...DN进行输出。锁存电路202对每一与时钟CK2同步的延时数据D1、D2...DN进行锁存，并将锁存数据L1、L2...LN馈送至瞬变点检测器电路203。瞬变点检测器电路203检测锁存数据L1...LN的两个瞬变点的幅度或由1变0和由0变1的相位翻转点，并输出瞬变点检测信号T1、T2...TN。按由MSB到LSB(最低有效位)的方向进行按序编码，并将处于MSB侧的瞬变点A和B输出至选择信号发生器电路205。选择信号发生器电路205对瞬变点A和B之间中心点的相位进行检测，并将相应的选定信号PC送至选择电路206。选择电路206选定某一与选择信号PC相应的延时数据D1、D2...DN，例如选定D4，作为同步数据DR，并将其传送至同步电路2。
换句话说，它检测与数据DT的1比特宽度相应的两个相位翻转点，检测这些相位翻转点之间中心处的相位，并将与此相位相应的延时数据作为同步数据DR进行输出。
这就使得即使相位在事先未知的情况下也能准确地发送和接收数据。
第一种常规同步电路控制器采用延迟电路来修正相位之间的差异，延迟电路的延时是固定的并与事先已知的第一和第二同步电路间的相位差相适应；因此，它具有不能用于相位差未知情况下的缺陷。
第二种常规同步电路控制器试图解决上述问题，它对各个延时数据的两个翻转点的相位进行检测并将其作为相位修正的候选物，从中选定适当的一对作为相位修正的数据对象，确定相位修正数据对象的中心点并将其作为选择信号，通过选择信号选定某一延时数据作为相位差的修正数据。因此，其缺欠在于为进行这些处理而使电路的尺度和规模增大。
此外，第二种常规同步电路控制器还有一个缺点，即它仅适合于串行数据，而不能用于并行数据的同步控制。
本发明的一个目的是提供一个同步电路控制器，它可使并行数据在许多按独立时钟分别同步操作的同步电路之间精确传输，并使电路尺度和规模的增加限止在最小的程度。
依据本发明的第一个方面，将提供一个同步电路控制器，它可将与第一时钟第一相位同步的一级N-bit(N比特，N为整数)并行数据输出信号传送至第二同步电路，第二同步电路通过调整第一和第二相位之间的相位差可按与第一时钟独立的第二时钟第二相位而同步锁存一级信号，并将其作为同第二时钟同步的二级数据信号输出。控制器包括
一个延时部件，用于将一级数据信号延迟预定延时的M倍(M为整数)，并将相应的一的级至M级延时数据进行输出；一个锁存部件，用于锁存同第二时钟同步的一级至M级延时数据及每个一级数据信号，并输出数据锁存信号及一级至M级延时锁存信号；一比较器电路，用于按延时上升顺序对数据锁存信号和一级到M级延时锁存信号进行相互比较，检测被比较的信号之间是否匹配，并将与各比较结果相应的一级至M级比较信号进行输出；以及一选择器电路，用于响应一级至M级比较信号的控制而选定某一数据锁存信号和一级至(M-1)级延时锁存信号作为二级数据信号。
依据本发明的第二个方面，一个同步电路控制器将与第一时钟第一相位同步的一级N-bit(N为整数)并行数据输出信号传送给第二同步电路，第二同步电路通过调整第一和第二相位之间的相位差可按与第一时钟独立的第二时钟第二相位同步锁存一级信号，并产生和输出第二时钟。该控制器包括一个延时部件，用于将与将第二时钟相应的第三时钟延时预定延迟时间的M倍(M为整数)，并输出相应的一级至M级延时时钟；一个锁存部件，用于锁存与第三时钟同步的一级数据信号及一级至M级延时时钟，并输出数据锁存信号及一级到M级延时锁存信号；一比较器电路，用于按延时升序对数据锁存信号和一级至M级延时锁存信号进行相互比较，检测被比较的信号之间是否匹配，并将与各比较结果相应的一级至M级比较信号进行输出；以及一选择器电路，用于响应一级至M级比较信号的控制而选定某一第三时钟和一级至M级延时时钟作为第二时钟。
参阅附图及以下对本发明的详细描述，可更清楚地了解本发明的上述及其它一些目的、特征和优点。这里
图1为一方框图，表示依据本发明的同步电路控制器的第一实施例；图2为一时序图，表示依据实施例的同步电路控制器的操作示例；图3为一框图，表示依据实施例的同步电路控制器用于FTFO(先进先出)控制电路的情况；图4为一方框图，表明图1中比较器电路的配置；
图5为一框图，表示依据本发明的同步电路控制器的第二实施例；图6为一时序图，表示依据实施例的同步电路控制器的一个操作示例；图7为一方框图，表示第一种常规同步电路控制器的结构示例；图8为一时序图，表明第一种常规同步电路控制器的一个操作示例；以及图9为一框图，表示第二种常规同步电路控制器的一个示例。
现参阅表示本发明第一实施例的框图1，图中所示实施例的同步电路控制器30由下述部分组成延时部件3包括延迟电路31-33，使同步电路1的输出数据D11产生延时，并分别输出延时数据D12-D14；锁存部件4包括锁存电路41-44，它们分别锁存与时钟CK2同步的数据D11-D14和输出锁存数据L11-L14；一比较器电路5，用于以延时上升顺序比较锁存数据L11-L14；检测各数据间是否匹配，并输出与各比较结果相应的比较数据C11-C13；以及一选择器电路6，用于响应比较数据C11-C13的控制而选定某一个锁存数据L11-L13作为同步数据DS并将其送至同步电路2。
现参阅图1及表明每一数据在时间图中时间关系的图2，对实施例的操作过程作出说明。首先，同步电路1在控制时钟CK1进行操作，输出N-bit与时钟CK1同步的并行数据D11，并将它传送给延时部件3中的延迟电路31和锁存部件4中的锁存电路41。延迟电路31输出延时数据D12，它即是按预定延迟时间d1经过延时的输入数据D11，并将已延时的数据馈送给锁存部件4中的锁存电路42及延迟电路32。延迟电路32又使延时数据D12进一步延迟预定的延迟时间d1，并将延时数据D13进行输出和送至延迟电路33和锁存部件4中的锁存电路43。延迟电路33使延时数据D13再进一步延迟d1，输出延时数据D14并将其送至锁存部件4中的锁存电路44。每一个锁存电路41-44在时钟CK2进行操作，分别保留锁存延时数据D11-D14和输出相应的锁存数据L11-L14，将它们馈送给比较器电路5，同时将锁存数据L11-L13送至选择器电路6。
比较器电路5由EXOR电路构成，它按升序对锁存数据L11-L14进行相互比较，即比较L11与L12、L12与L13及L13与L14，检测每一对中的数据是否匹配。如果相互不匹配，即两个数据的数值不同，例如它们为1和0，则可确定延迟时间较小的一个-例如L11和L12对中的L11-处于与时钟CK2同步的同步电路2的接收禁区(影线区)，不能接收正确的数据。比较器电路5将每一对-即锁存数据L11与L12、L12与L13及L13与L14-的比较结果作为比较数据C11-C13进行输出。
选择器电路6接收比较数据C11-C13，将其作为选择信号SEL，选定某一个相应数据L11-L13并将其作为同步数据DS输出。例如，如果比较数据C12为1，，则选锁存数据L12作为同步数据DS。
图3框图表示实施例用于控制FIFO(先进先出)存储器的具体情况，图中部件与图1部件相同者也采用同样的标记和说明。参阅附图，FIFO控制器电路包括接受控制的F1FO70，用于接收与时钟CK1同步的作为输入的接收数据DR，输出与时钟CK2同步的传送数据DT；同步电路1A，它是一个在时钟CK1操作的接收地址控制器电路，用于控制接收地址和输出写地址AW；同步电路1B为在时钟CK2操作的由计数器电路组成的发送地址控制器电路，用于输出一读取地址AR；以及一个按本实施例的同步电路控制器30，其作用在于管理地址AW和AR，及在同步电路1A和2A之间调整数据发送/接收的同步。
如上所述，这一同步电路控制器30包括延时部件3，由延迟电路31-33组成；锁存部件4，由锁存电路41-44组成；比较器电路5和选择器电路6。
参阅表明比较器电路5结构的框图4，比较器电路5包括一个EXOR电路51，用于对各N-bit锁存数据L11和L12进行“异”操作，并输出N-bit EXOR数据E11；一EXOR电路52，用于对N-bit锁存数据L12和L13进行“异或”操作，并输出N-bit EXOR数据E12；一EXOR电路53，用于对N-bit锁存数据L13和L14进行“异或”操作，并输出N-bit EXOR数据E13；N-bit或(OR)电路54，55和56，用于对一EXOR数据E11，E12和E13分别进行“或”操作和输出OR数据O11，O12和O13；翻转器I51，I52和I53，用于翻转每个OR数据O11，O12和O13，并分别输出比较数据C11，C12和C13。
现参阅附图1、2、3和4，对这一电路的操作情况进行描述。首先，同步电路1按时钟CK1操作，输出N-bit与时钟CK1同步的并行数据D11，并将其馈送给延迟电路31和锁存电路41。在实施实施例所述的操作之后，延迟电路31输出处时数据D12，即使数据D11延迟了d1时间；延迟电路32输出延时数据D13，使延时数据D12进一步延迟了d1时间，或使数据D11延迟2d1时间；延迟电路33输出延时数据D14，使延时数据D13再进一步延迟d1时间，或说使数据D11延迟3d1时间；并将它们分别传送至锁存部件4中的锁存电路41-44。每一个锁存电路41-44按时钟CK2操作，分别暂存延时数据D11-D14，分别输出相应的锁存数据L11-L14，将它送至比较器电路5和将锁存数据L11-L14送至选择器电路6。
如上所述，延时数据D12-D14分别为在数据D11上增加了d1、2d1和3d1延时，取决于数据D11或时钟CK1的相位与时钟CK2的相位之间的相位差，对这些延时数据而言存在一个不能正确锁存数据的锁存或接收失效区△，在波幅瞬变点或相位翻转点接近时钟CK2的波峰前沿时，锁存数据变成不定态。
通过将延迟时间d1设定为等于或高于接收失效区△及等于或低于时钟CK2的L2周期，两个或两个以上的锁存电路41-44可在任何时间锁存正确的数据。
在本例中，对于锁存数据L11而言，接收失效区△中的不定数据相当于D3、D6和D9附近的XX；对锁存数据L12而言，相当于D5和D8附近的XX；对于锁存数据L14而言，相当于D1、D4和D7附近的XX。对于锁存数据L13而言，不存在接收失效区。
因此，在比较锁存数据L11和L12时，在数据D3、D6和D9中产生不匹配情况。类似地，锁存数据L12和L13的比较结果表明数据D5和D8不匹配，锁存数据L13和L14的比较结果表明数据D2，D5和D8的不匹配。
比较器电路5中的EXOR电路51对锁存数据L11和L12进行“异或”操作，输出N-bit的EXOR数据E11，并将其送至OR电路54。如果锁存数据L11和L12中每一比特的所有值完全匹配，则OR电路54输出的OR数据O11的数值为0；如果它们不相匹配，则输出数值为1。“或”数据O11由翻转器I51进行翻转，并作为比较数据C1送至选择器电路6。也就是说，当所有比特信息匹配时，输出为1；即使有1比特不匹配，输出便为0。类似地，EXOR电路52对锁存数据L12和L13进行“异或”操作，通过OR电路55和翻转器I52将它作为比较数据C2送至选择电路6。EXOR电路53对锁存数据L13和L14进行“异或”操作，并将其作为比较数据C3通过OR电路56和翻转器I53送至选择器电路6。
在本例中，对于数据D1-D5，...而言，选择信号SEL或比较数据C11，C12和C13为111，110，101，011，110，...。如上所述，因从锁存数据L11-L13中选定延迟时间最小的一个作为同步数据DS，在本例中，D1，D2，D3，D3，D4，...被选定为同步数据DS进行输出。
同步数据DS被送至按时钟CK2操作的同步电路2A。同步电路2A的锁存器21A锁存同步数据DS，并产生一读取地址AR。
以上述类似的方式也可设计一个同步控制电路，用于将数据由作为发送地址控制器电路的同步电路2A变换到作为接收地址控制器电路的同步电路1A。在这种情况下，将延时数据d1的值设定为小于时钟CK1的L1周期，大于与同步电路1A相应的按时钟CK1同步的锁存电路的接收无效区。
图5框图表示本发明的第二实施例，其中与图1相同的部件采用同样的标记。本实施例中的同步电路控制器30A与第一实施例中的不同，它由以下部分组成延时部件3A，用于对作为时钟CK2参考时钟的时钟CK3进行延时，以取代对数据D11的延时，输出延时时钟CD1-CD3；锁存部件4A，用于锁存与每个时钟CK3和CD1-CD3同步的数据D11，输出锁存数据CL1-CL4；一比较器电路5A，用于按延时升序对锁存数据CL1-CL4进行相互比较，检测锁存数据间是否匹配，输出比较数据C11-C13；以及一选择器电路6A，用于响应比较数据C11-C13的控制而选定某一锁存时钟C11-C13作为时钟CK2，并将其送至同步电路2A。
参阅图6时间图所示各部件中的时间关系，省略对本实施例操作情况的描述，因为它与第一实施例中的情况相同，只是由时钟CK3的延时取代了数据的延时，选择与延时时钟同步的适当的锁存数据作为时钟CK2。
如上所述，本发明提出的同步电路控制器由以下部分组成，一延时部件；一锁存部件；一比较器电路，用于按延时升序对锁存信号进行相互比较，检测它们是否区配，输出与检测结果相应的比较信号；以及一个选择器电路，用于响应比较信号的控制而选择一个锁存信号作为二级数据信号，因此而具有以下优点即使在同步电路之间的相位差未知的情况下，也能以较小的电路实现并行数据的准确传输。
权利要求
1.一种同步电路控制器，其特征在于它将与第一时钟第一相位同步的一级N-bit并行数据(N为整数)输出信号发送至第二同步电路，第二同步电路通过调整所说的第一和第二相位之间的相位差可与第二时钟第二相位同步锁存一级信号，并将其作为与所说第二时钟同步的二级数据信号输出。所说的控制器包括一个延时部件，用于将所说的一级数据信号延迟预定延时的M倍(M为整数)，并将相应的一级至M级延时信号进行输出；一个锁存部件，用于锁存每个与所说的第二时钟同步的所说的一级数据信号和一级至M级延时数据，并输出数据锁存信号及一级至M级延时锁存信号；一个比较器电路，用于按延时升序对所说的锁存信号及所说的一级至M级延时锁存信号进行相互比较，检测被比较信号间是否匹配，并输出与各比较结果相应的一级至M级比较信号；以及一个选择器电路，用于响应所说的一级至M级比较信号的控制而选择一个所说的数据锁存信号和所说的一级至(M-1)级延时锁存信号作为所说的第二数据信号。
2.如权利要求1所述的同步电路控制器，其特征在于其中所说的延时部件由具有所说的延迟时间的N-bit一级至M级延迟电路组成，这们之间串联连接。
3.如权利要求1所述的同步电路控制器，其特征在于其中所说的比较器电路包括N-bit一级至M级“异”逻辑和电路，用于对所说的两个被比较信号进行“异”逻辑求和操作，并输出每一个一级至M级“异”逻辑和信号；以及一个逻辑和电路，用于对各个所说的一级至M级“异”逻辑和信号的N-bit位串进行逻辑求和，并生成所说的一级至M级比较信号。
4.如权利要求1所述的同步电路控制器，其特征在于其中所说的延迟时间等于或大于锁存失效区的宽度，在锁存失效区中在所述锁存部件中的输入数据的锁存结果变为不定态，延迟时间还等于或小于所说第二时钟的周期。
5.一种同步电路控制器，其特征在于它将与第一时钟第一相位同步的一级N-bit并行数据输出信号发送至第二同步电路，第二同步电路通过调整所说的第一和第二相位之间的相位差可与第二时钟第二相位同步锁存一级信号，并将其作为与所说第二时钟同步的二级数据信号输出。所说的控制器包括一个延时部件，用于将与所说的二级数据信号相应的第三时钟以预定的延时时间为单位延时M倍(M为整数)，并将相应的一级至M级延时信号进行输出；一个锁存部件，用于锁存与所说的第三时钟同步的一级数据信号和所说的一级至M级延时时钟，及输出数据锁存信号及一级至M级延时锁存信号；一个比较器电路，用于按延时升序对所说的数据锁存信号和一级至M级延时锁存信号进行相互比较，检测被比较信号间是否匹配，及输出同各比较结果相应的一级至M级比较信号；以及一个选择器电路，用于响应所说的一级至M级比较信号的控制而选择某一个所说第三时钟和所说的一级至M级延时时钟作为所说的第二时钟。
全文摘要
一种同步电路控制器,其包括:一延时部件,用于将数据按预定延迟时间延时,输出相应的延时数据;一个锁存部件,用于锁存每一个与时钟CK2同步的数据,并输出锁存数据;一台比较器电路,用于按延时升序分别对锁存数据进行相互比较;以及一个选择器电路6,用于响应比较信号的控制而选择某一数据作为同步数据。
文档编号H04L7/02GK1199967SQ9810182
公开日1998年11月25日 申请日期1998年5月6日 优先权日1997年5月8日
发明者右田贵久 申请人:日本电气株式会社