专利名称：具有单一外存储器的数据多路复用装置的制作方法
技术领域：
本发明涉及一种根据一音频流和一视频流形成一系统流的数据多路复用装置。
现有数据处理系统用来传输和存储适于在其被传输和存储之前将一音频流和一视频流多路转换成一系统流的各种数据。
通常，一数据处理系统由一编码单元和一译码单元构成，这两个单元借助一通信网络相互连接。编码单元根据音频输入数据产生一音频流，而根据视频输入数据产生一视频流，然后将它们多路转换成一系统流并传输该系统流。译码单元接收系统流并将其多路分解成音频流和视频流，然后再生音频输出数据和视频输出数据。
而且，编码单元由一音频编码器和一视频编码器构成，该音频编码器产生一音频流，而该视频编码器产生一视频流。分别将它们接至一音频流先进先出(FIFO)存储器和一视频流FIFO存储器，这两个存储器共同接至一单独多路复用器。另外，多路复用器接至作为一外存储器一部分的一个首部FIFO存储器。
多路复用器包括一地址生成电路和一选择电路。地址生成电路接至上述三个FIFO存储器，这三个存储器再接至选择电路。选择电路还接至一系统时钟计数器。
这样，编码单元可将一音频数据流和一视频数据流转换成一系统流，并将该系统流传输给译码单元。而且，编码单元可将一表示当前时间的系统时钟信号插入系统流中，以便译码单元可在各自适当时间周期再生音频流和视频流。下文将详细说明这一点。
但是，编码单元将音频流和视频流以及各个首部分别存入多个外部FIFO存储器中。因此，需在编码单元和每个FIFO存储器之间有一复接口，这增大了编码单元的尺寸并对试图实现高产量小尺寸编码单元产生阻碍。
本发明的目的在于提供一种用于一数据处理系统的数据多路复用装置，它可有一简单接口。
根据本发明，在一数据多路复用装置中，单一外存储器存储不同种类的传输数据如一音频流和一视频流。一首部超高速缓冲存储器存储一系统首部和音频包与视频包的首部数据，而多个数据超高速缓冲存储器存储传输数据。首部超高速缓冲存储器接至一中央处理单元(CPU)，该CPU产生系统首部与首部数据。这些超高速缓冲存储器经一内部总线接至外存储器。一数据输入电路在一时分基础上从外存储器按顺序获得传输数据，以便将传输数据存入数据存储电路之一。而且，一系统时钟信号生成电路不断产生一表示当前时间的系统时钟信号。一选择电路按顺序选择超高速缓冲存储器，从其中读取预定长度的数据，生成一由音频流、视频流和其他首部数据形成的系统流。在这种情况下，选择电路还选择系统时钟生成电路，用以将系统时钟信号加入系统首部的一个预定位置。
在本发明的另一方案中，在一数据多路复用装置中，一单一外存储器接至一内部总线，并存储一系统首部、不同种类的首部数据和不同种类的传输数据。一数据输入电路从外存储器中读取那些数据，多路转换系统首部、首部数据和传输数据，产生系统流，并将一系统流存入系统流存储电路。而且，一系统时钟信号生成电路不断产生一表示当前时间的系统时钟信号，而一系统时钟插入电路产生一定时信号，用以将系统时钟信号插入系统流的系统首部。一选择电路接至系统流存储电路和系统时钟信号生成电路。若系统时钟插入电路未生成定时信号，则选择电路选择系统流存储电路。若系统时钟插入电路生成定时信号，则选择电路选择系统时钟信号生成电路。
根据以下参照附图与现有技术相比所作的描述，本发明将更易理解，在附图中
图1是表示一现有技术数据处理系统的方框线路图；图2是图1编码单元的方框线路图；图3是说明图2编码器中从音频和视频流生成一系统流的图；图4是图3一系统流的格式图；图5是表示图2CPU工作的流程图；图6是表示图2控制电路工作的流程图；图7是说明本发明的编码单元第一实施例的方框线路图；图8A和8B是说明图7控制电路工作的流程图；图9是说明根据本发明的编码单元第二实施例的方框线路图；图10是图9系统时钟插入电路的详细方框线路图；图11是表示图9控制电路的数据传输操作流程图12是表示图9控制电路的系统流输出操作流程图；以及图13是说明图10电路一修改方案的方框线路图。
在描述优选实施例之前，将参照图1、2、3、4、5和6说明一现有技术数据多路复用装置。
在说明一现有技术数据处理系统的图1中，编码单元1和译码单元2借助通信网络3相互连接。编码单元1用来从音频输入数据和视频输入数据生成一系统流并传输该系统流，而译码单元2用来接收该系统流并再生音频输出数据和视频输出数据。
尽管编码单元1和译码单元2适于借助通信网络3在一实时基础上传输系统流，不过，也可将该系统设置成编码单元1暂时将系统流存入一存储媒体(图中未示)如一光盘中，而译码单元再生来自存储媒体的系统流。
编码单元1由一音频编码器11和一视频编码器12构成，它们分别接至作为许多缓冲器工作的一音频流先进先出(FIFO)存储器13和一视频流FIFO存储器14。FIFO存储器13和14都接至一单独的多路复用器15，多路复用器15是一接至通信网络3上的数据多路复用装置。
而且，多路复用器15接至作为一外存储器一部分的首部FIFO存储器16。首部FIFO存储器16象多路复用器15一样也接至一中央处理单元(CPU)17。
另一方面，译码单元2由一接至通信网络3的多路分解器21构成。多路分解器21还接至作为各个缓冲器工作的一音频流FIFO存储器22和一视频流FIFO存储器23，这两个存储器分别接至一音频译码器24和一视频译码器25。
在与图1多路复用器15的详细方框线路2中，多路复用器15配备有一与CPU17相连的命令FIFO存储器151，命令FIFO存储器151还接至一控制电路152，控制电路152再与一地址生成电路153和一选择电路154相连。
地址生成电路153接至三个FIFO存储器13、14和16，它们再与选择电路154相连。选择电路154接至一系统时钟计数器155和一填充输出电路156以及通信网络3。
存入音频流FIFO存储器13中音频流的量和存入视频流FIFO存储器14中一视频流的量可随时间变化，因为可在一实时基础上暂时存储这些流。但是，由于FIFO存储器13与14和CPU17相连，所以CPU17可以识别存入它们的数据量。
图3是说明在图2编码单元1中从音频流和视频流生成一系统流的图。相互同步的音频输入数据和一视频输入数据借助音频编码器11和视频编码器12用活动图像专家组(MPEG)定义的方法压缩，并转换成音频流和视频流。然后，编码单元1将这些暂时存入音频流FIFO存储器13和视频流FIFO存储器14中的流多路转换成一系统流，该系统流在作为数据发送出去之前有一程序流(PS)或传输流(TS)格式。一经接收作为数据的系统流，译码单元2就多路分解音频流和视频流，然后对它们进行译码以再生音频输出数据和视频输出数据。
对于MPEG系统来说，编码单元1和译码单元2都配备有各自的系统时钟，以便保证它们相互间的同步状态。这样，和数据一样，编码单元1常将其自身的系统时钟信号的当前值加入系统流中，必要时译码单元2参照所接收到系统流中的系统时钟信号调整其自身系统时钟信号的当前值，用以保证编码单元1和译码单元2的同步状态。
另外，编码单元1确定一译码时间标记(DTS)和一指示时间标记(PTS)，它们用来在视频流时分别译码和再生包含于每个包中的视频单位数据(例如一帧)，还确定一用来在音频流时借助系统时钟信号的一个值译码和再生包含于每个包中的音频单位数据(例如，一预定时间周期)的PTS，并将它们作为数据加入视频首部和音频首部。
当译码单元2的系统时钟信号与所接收到的视频流包的DTS相符时，译码单元2中的视频译码单元对包中的视频单位数据进行译码并生成视频输出数据。然后当译码单元2的系统时钟信号与所接收包的PTS相符时，视频译码器再生视频输出信号。类似地，当译码单元2的系统时钟信号与所接收音频流包的PTS相符时，译码单元2的音频译码单元对包中的音频单位数据进行译码并生成音频输出数据，然后再生音频输出数据。可能有些视频包其首部中不含它们的DTS/PTS。那么，通过将一常数(即，一帧周期)加到最终视频包的DTS/PTS上来确定译码/再生时间周期。而且，自身不带PTS的音频包的译码与再生时间周期通过将一常数(即，音频编码器的预定时间周期)加到最终音频包的PTS中来确定。为简单起见，假定每个音频和视频包在其首部都有其自己的PTS/DTS和PTS。
由译码单元2再生的当前编码操作单元视频数据或音频数据的指示时间可通过将一常数加到最终视频数据或最终音频数据的指示时间来确定，这些最终数据因每个编码操作单元含与一固定时间周期对应的数据而被适当再生。
将一系统时钟信号值加入PS系统情况F的系统首部一预定位置，并加入与TS系统情况下一系统首部对应的配合字段。将视频包中视频数据的DTS和PTS与音频包中音频数据的PTS对应地加入视频首部与音频首部各自的预定位置。
为了保持编码单元1与译码单元的同步状态，通信网络3或置于其间的存储媒体的延迟时间最好总是恒定的。这样，由编码单元1作为数据加入系统流的系统时钟信号值需等于编码单元1输出系统首部中系统时钟信号位置时的系统时钟信号值。
在图1数据处理系统的情况下，若假定编码单元1生成的系统流对应于为简单起见而有一简单结构的PS，如图4所示，则由多个包数据形成一系统流，每个包数据包括多个包。每个视频包由一视频首部确定首部，每个音频包由一音频首部确定首部，而每个包数据由一系统首部确定首部。
应指出的是，在多个包数据的每个中，系统首部之后的第一数据包是一音频包，其后接着是一定数目的连续视频包，该数目对应于产生系统流时存入的数据量。还应指出的是，每个超高速缓冲存储器包有一预定长度，若所存入的数据量不足，则将一个或多个填充包作为空包加入，代替音频包和视频包。用这种结构是为简单起见，且这种结构可用于PS和TS。
下面说明编码单元1用以生成一系统流的数据多路复用方法。
当音频编码器11从音频输入数据按顺序生成一音频流时，所生成的音频流亦按顺存入音频流FIFO存储器13，该存储器13是一外存储器。类似地，当视频编码器12从视频输入数据按顺序生成一视频流时，所生成的视频流亦按顺序存入视频流FIFO存储器14，该存储器14是一外存储器。
在上述情况下，如图5所示，CPU17首先生成一系统首部、一包括相应PTS的音频首部和一包括一对相应DTS与PTS的视频首部，并将它们存入首部FIFO存储器16(见步骤501、502)。然后，CPU17在检查音频流FIFO存储器13中的音频流量和视频流FIFO存储器14中的视频流量时，发出针对上述顺序下的首部FIFO存储器16、音频流FIFO存储器13和视频流FIFO存储器14的首部与流读取命令，并将这些命令存入命令FIFO存储器151中(见步骤506、507、509、510)。应指出的是，若存入FIFO存储器13中的音频流量并不大于一预定包长度，且存入FIFO存储器14中的视频流量并不大于该预定包长度，则控制过程从步骤501经步骤502转到步骤511、512、513。在这种情况下，CPU17将一填充包插入命令写入命令FIFO存储器151中。
然后，如上所述存入命令FIFO存储器151中的各种命令由如图6所述的控制电路152依次读取，一系统流在控制电路152响应于这些命令控制电路地址生成电路153和选择电路154时生成。
图6中，在步骤601，确定从命令FIFO存储器151获取的一条命令是一系统首部读命令、一音频首部或一视频首部的首部读命令、一音频流读命令、一视频流读命令还是一填充包插入命令。
若所获取的命令是一系统首部读命令，则步骤601的控制过程转到步骤602，控制地址生成电路153。由此，生成一适当地址并将其传送给首部FIFO存储器16，以便从首部FIFO存储器16读取一系统首部。在这种情况下，控制电路152控制选择电路154选择首部FIFO存储器16。因此，读系统首部从多路复用器15输出。在这种情况下，当选择电路154在一适当时间周期从首部FIFO存储器16切换到系统时钟计数器155时，在输出系统首部期间向外输出一系统时钟信号，从而将该系统时钟信号插入外部输出系统首部的一个预定位置。
若所获取的命令是一音频首部或一视频首部的一首部读命令，则步骤601的控制过程转到步骤603，控制地址生成电路153。由此，产生一适当地址并将其传送给首部FIFO存储器16，从而从首部FIFO存储器16中读取相应的首部。在这种情况下，控制电路152控制选择电路154选择首部FIFO存储器16。因此，读首部从多路复用器15输出。
若所获取的命令是一音频流读命令，则步骤601的控制过程转到步骤604，控制地址生成电路153。由此，产生一适当地址并将其传送给音频流FIFO存储器13，以便从音频流FIFO存储器13中读取一音频包数据。在这种情况下，控制电路152控制选择电路154选择音频流FIFO存储器13。因此，读音频包数据从多路复用器15输出。
若所获取的命令是一视频流读命令，则步骤601的控制过程转到步骤605，控制地址生成电路153。由此，产生一适当地址并将其传送给视频流FIFO存储器14，以便从视频流FIFO存储器14中读取一视频包。在这种情况下，控制电路152控制选择电路154选择视频流FIFO存储器14。因此，读视频包数据从多路复用器15输出。
若所获取的命令是一填充包插入命令，则步骤601的控制过程转到步骤606，控制选择电路154选择填充输出电路156。因此，一填充包从多路复用器15输出。
这样，适当读取和向外输出视频包与音频包。若存入FIFO存储器13与14之一的数据量缺少包长度，则包数据从另一存储器读取。若存入FIFO存储器13与14二者的数据量都缺少包长度，则一填充包从填充输出电路156输出。
如上所述，由于从编码单元1输出的系统流含一表示其系统首部中当前时间的系统时钟信号，所以从外部接收系统流的译码单元2能与其自身的系统时钟信号同步，由此能进行译码并在正确的时间周期分别产生系统流的音频包和视频包。
换句话说，对于图1的数据处理系统来说，表示当前时间的系统时钟信号插入编码单元1产生的向外输出的系统流中，用来再生每个音频包和视频包的指示时间由其首部定义。这样，译码单元2可与编码单元1的操作在一实时基础上同步，从系统流中按顺序再生音频输出数据和视频输出数据。
但是，对于图1的数据处理系统来说，编码单元1将音频流和视频流以及各个首部分别存入多个外部FIFO存储器中，这些存储器即为音频流FIFO存储器13、视频流存储器14和首部FIFO存储器16。因此，编码单元1与每个FIFO存储器13、14和16之间需要一个复接口，它增大了编码单元1的尺寸，妨碍了试图实现一高产量小尺寸的编码单元。
例如，可以将FIFO存储器13、14和16一起放入一单一外存储器中，它包括起FIFO存储器13、14和16作用的三个不同存储区。那么，编码单元1仅需单独一个接口，用来将其自身与用来存储音频数据、视频数据和各个首部的一单一外存储器相连。
但是，对于这种结构来说，将各个数据写入该单一外存储器和从该单一外存储器读取各个数据的请求可出现于各个不同时间周期。那么，必须将一数据读操作长时间保持在一备用状态以便执行一数据写操作，由此阻碍顺利而毫无延迟地读取音频数据和视频数据。这样，可能出现这些情况，即，音频数据和视频数据受到延误传送并在再生它们之后的时间到达译码单元2，和/或填充包频繁向外输出使整个数据传送速率降低。
在表示根据本发明编码单元第一实施例的图7中，图2的多路复用器15修改为多路复用器15’，一外存储器18接至多路复用器15’。
外存储器18有一音频流区181和一视频流区182。音频流区181暂存音频编码器11产生的一音频流，视频流区182暂存视频编码器12产生的一视频流。
多路复用器15’包括一将音频编码器11与视频编码器12接至外存储器18的内部总线157。
还有，多路复用器15’包括一总线判优电路158，它接至控制电路152、地址生成电路153、音频编码器11、视频编码器12和CPU17。
总线判优电路158对控制电路1521、音频编码器11、视频编码器12和CPU17的各个命令进行判优，用以访问用于数据传输的内部总线157。地址生成电路158传输地址数据，用以在总线判优电路158的控制下从外存储器18中读取数据并将数据写入外存储器18。
另外，多路复用器15’包括一音频流超高速缓冲存储器159、一视频流超高速缓冲存储器160和一首部超高速缓冲存储器161，它们由控制电路152控制。
首部超高速缓冲存储器161接至CPU17。
外存储器18通过内部总线157并行接至超高速缓冲存储器159和160，超高速缓冲存储器159、160和161共同接至选择电路154。
例如，控制电路152通过总线判优电路158’控制地址生成电路153，并响应于从命令FIFO存储器151获取的一预定命令控制超高速缓冲存储器159、160和161。CPU17在一时分基础上发出命令，按顺序读取分别存入超高速缓冲存储器159、160和161中的一个系统首部、多个不同种类首部和多个不同种类传输数据。这样，一个数据输入装置通过上述结构实现。
类似地，控制电路152响应于所获取的命令控制超高速缓冲存储器159、160和161以及选择电路154，从而从超高速缓冲存储器159、160和161中读取一系统首部、一音频首部、一视频首部、音频包数据和视频包数据，并将它们多路转换为单独一个系统流，该单独一个系统流从选择电路154向外输出。这样，一流生成装置和一用来向外输出的输出装置通过上述结构实现。
另外，当处理系统首部读命令时，控制电路152控制选择电路154，以便在一预定时间周期将输出数据的提供部分从首部超高速缓冲存储器161切换到系统时钟计数器156，并将当前时间的系统时钟信号插入该系统流系统首部一预定位置。这样，一时钟输入装置通过上述结构实现。
对于图1的数据处理系统来说，用图7的编码单元代替图2的编码单元，在相互同步的音频数据与视频数据传输之前，压缩它们并将它们多路转换成PS或TS形式的单独一个系统流。该系统流然后由相应的译码单元2接收，该译码单元2再生音频与视频输出数据。
在上述情况下，CPU17首先生成一系统首部并将它存入首部超高速缓冲存储器161。之后，CPU17如图8所示工作，这类似于图5所示现有技术的工作。不同之处在于，本实施例的CPU17在确定是否分别生成一音频包或一视频包时，检查音频流超高速缓冲存储器159中的音频流量和视频流超高速缓冲存储器160中的视频流量。而且，本实施例的CPU将那些首部写入首部超高速缓冲存储器161。
存入命令FIFO存储器151的命令然后由控制电路152按顺序读取，用以控制每个超高速缓冲存储器160、161和159并通过总线判优电路158控制地址生成电路153。
下面参照图8A和8B说明控制电路152的工作。
首先，在步骤801，响应于系统首部读命令，控制电路152控制选择电路154，以使选择电路154选择首部超高速缓冲存储器161。由此，一系统首部输出到外部。
接着，在步骤802，控制电路152确定是否建立了插入一系统时钟信号的一个预定时间周期位置。仅当该预定时间周期位置建立时，才使控制过程转到步骤803。否则，控制过程返回步骤801。
在步骤803，控制电路152控制选择电路154，以便从首部超高速缓冲存储器161切换到系统输出时钟计数器156，并在输出系统首部的过程中将当前时间的当前系统时钟信号作为数据输出。步骤804重复步骤803。由此，系统时钟信号输入到正在向外输出系统首部的预定时间周期位置。然后，选择电路154选择首部超高速缓冲存储器161，以便输出系统首部的剩余部分。
在步骤805，响应于音频首部读命令，控制电路选择器154选择首部超高速缓冲存储器161。由此，向外输出一音频首部。
接着，在步骤806，响应于音频流读命令，控制电路152控制选择电路154选择音频流超高速缓冲存储器159，以便向外输出音频包数据。
在步骤807，控制电路152请求将一音频包数据从外存储器18的音频流区181输送给音频流超高速缓冲存储器159。
在步骤808，响应于视频首部读命令，控制电路152控制选择电路154选择首部超高速缓冲存储器161，以便向外输出视频首部。
接着，在步骤809，响应于视频首部读命令，控制电路152控制选择器154选择视频超高速缓冲存储器160，以便向外输出视频流。
然后，在步骤810，控制电路152请求将下一包的一视频流从外存储器18的视频流区182输送到视频流超高速缓冲存储器160。
另一方面，若获得了填充包读命令，则在步骤811，控制电路152控制选择电路14选择填充输出电路155。由此，向外输出一填充包。
重复上述操作，直到处理了构成一个包的最后一个命令为止。
地址生成电路153生成一适当地址数据，用以在总线判优电路158的控制下将音频流从音频编码器11写入音频流区181、将该音频流从音频流区181读入音频流超高速缓冲存储器159、将视频流从视频编码器12写入视频流区182和将该视频流从视频流区182读入视频流超高速缓冲存储器160。
如上所述，从编码单元1向外输出的系统流包括一系统时钟信号，它表示当前时间并插入系统首部。因此，用于从外部接收系统流的图1译码单元2能与其自身系统时钟信号同步，并准确地识别音频包与视频包的译码时间周期与再生时间周期。
图7的编码单元1仅装有单一外存储器18，该单一外存储器18用来按顺序暂存分别由音频编码器11和视频编码器12生成的音频流与视频流。这样，多路复用器15’仅需单独一个接口，用以访问外存储器18，由此多路复用器15’可减小的尺寸并大量生产。
当设置单一外存储器18且在一实时基础上从其中读取数据并将数据写入其中时，可能必须使一数据读操作长时间保持在一备用状态，以便执行一数据写操作。但是，对于多路复用器15’来说，从外存储器18读取的各流暂时存入超高速缓冲存储器159与160中，之后它们以一系统流形式向外输出，从而减小了危险，保证了整体良好的传送速率，所述危险是，在译码单元译码和再生的起因时间之后延迟传输一系统流中音频包与视频包的危险和频繁输出填充包的危险。
应指出，当接至多路复用器15’的外存储器18有一相对较大的暂存容量而不会使按顺序生成的各数据溢出时，设置于多路复用器15’中的超高速缓冲存储器159与160制成有一最小容量，该容量满足暂存所需用来连续生成系统流各个包的要求。
当超高速缓冲存储器159、160和161之一向外输出其存储的数据时，其余两个超高速缓冲存储器可按顺序从外存储器18或CPU17接收数据。因此，超高速缓冲存储器159和160需要有存储至少一个音频包和一个视频包的容量，而首部超高速缓冲存储器161需要有存储每个各个类型的至少一个首部容量。
这样，若与图2的多路复用器15相比，当图7的多路复用器15’需有三个内装超高速缓冲存储器以实现存储器数目的显著增加时，它们在电路尺寸上的增加相当小，而编码单元1的整体尺寸可显著减小，这是因为它仅包括单独一个接口从而减小了导线与插接件的数目。
在不脱离本发明实质与范围的情况下，可以各种方式变换和修改第一实施例。例如，可用于第一实施例的一个系统流包括待多路转换的多个不同种类的各个首部与数据，这样，一个系统流可用来传输各个其他种的数据。
另外，在第一实施例中，控制电路152控制选择电路154，从而在一适当时间周期从首部超高速缓冲存储器161切换到系统时钟计数器156，以便将一系统时钟信号插入一系统流的适当位置。但是，例如，一专用切换控制电路可另外接至首部超高速缓冲存储器161的输出端，用以检测其中插入有一系统时钟信号的系统首部的正确位置，并控制电路选择电路154。
在示出根据本发明的编码单元第二实施例的图9中，图7的多路复用器15”又修改成一多路复用器15”。在图9的多路复用器15”中，用由控制电路152控制的选择器162、单一内部缓冲器163和系统时钟插入电路164代替图7的超高速缓冲存储器159、160和161。
而且，音频包与视频包的系统首部与各个首部存入外存储器18中。
内部缓冲器163经选择电路162接至内部总线157和填充输出电路155，外存储器18接至内部总线157。内部缓冲器163还接至选择电路154和系统时钟插入电路164。系统时钟插入电路16接至控制电路152及地址生成电路153，还接至选择电路154。
内部缓冲器163包括系统流缓冲器(FIFO)1631、写地址寄存器1632和读地址寄存器1633。地址寄存器1632与1633接至系统流缓冲器1631。应指出，地址寄存器1632与1633的内容由控制电路152更新。
写地址寄存器1632暂存存入系统流缓冲器1631中用来写数据的地址数据，而读地址寄存器1633暂存存入系统流缓冲器1631中用来读数据的地址数据。
系统流缓冲器1631暂存从外存储器18按顺序获取的各个首部与流，以使它们多路转换成单独一个系统流，从而在那里逻辑上实现一系统流生成装置。
在是图9系统时钟插入电路164一详细电路图的图10中，地址生成电路153的地址寄存器153a接至系统时钟插入电路164。地址寄存器153a暂存待用来从外存储器18中读取各个首部与流的地址数据。这样，对应于暂时存入地址寄存器153a中的地址数据，在一时分基础上从外存储器18中按顺序读取一系统首部、多个不同种类的数据首部和多个不同种类的传输数据，以便在那里逻辑上实现一数据输入装置。
系统时钟插入电路164由一地址寄存器1641和一接至地址寄存器153a与1641的比较器1643构成。
地址寄存器1641适于暂存外存储器18中一地址数据，该地址数据用来寻址存入外存储器18中系统首部的位置，在该位置处插入一系统时钟信号。当处理一系统首部读命令时，地址寄存器1641的内容由控制电路152预先确定。比较器对暂时存入地址寄存器153a中的地址数据和存入电址寄存器1641中的地址进行比较。
系统时钟插入电路164还由地址获取电路1643和比较器1644构成。地址获取电路1643接至内部缓冲器163的写地址寄存器1632和比较器1642。地址获取电路1643与内部缓冲器163的读地址寄存器1633都接至比较器1644，比较器1644经控制电路接至选择电路154。
当比较器1642作出的比较结果显示出一致时，而该一致表示系统首部恰正从外存储器18中读取，地址获取电路1643从写地址寄存器1632获取地址数据并暂存该数据，该地址数据作为要用作系统流缓冲器1631暂存系统首部的地址数据。
比较器1644对地址获取电路1643的地址数据与地址寄存器1633的地址数据进行比较。若比较的结果显示一致，则选择电路154将输出数据的目的地从系统流缓冲器1631切换到系统时钟计数器156。由于选择电路154通常选择系统流缓冲器1631作为输出数据源并向外部输出一系统流，所以在那里逻辑上实现一数据输出装置。这样，当比较器1644的比较结果显示如上所述的一致时，它将发送数据的源切换到系统时钟计数器156，将一表示当前时间的系统时钟信号加入到该系统流系统首部的预定位置，以便在那里逻辑上实现一时钟输入装置。
在第二实施例中，象第一实施例的多路复用器15”那样，多路复用器15”能将音频流和视频流多路转换成为一PS或TS形式的单独一个系统流，然后该系统流作为数据传输。但是，该多路复用器15”与第一实施例中多路复用器15’的不同点在于，它并不将各个首部与流分别存入分开的超高速缓冲存储器中，而是将它们按顺序存入内部缓冲器163中，以使多个数据在该操作阶段多路转换成一系统流。
CPU以图8所示的同一方式工作，但它将各个首部写入外存储器18，检查外存储器18中音频流区181中的音频流量与视频流区182中的视频流量，同时确定是否要分别生成音频包或视频包。
然后，当各个暂存于内部缓冲器163的数据作为一系统流从选择电路154向外输出时，从选择电路154发送数据的源在一适当时间周期切换为系统时钟计数器156，以便将一表示当前时间的系统时钟信号插入系统流系统首部的预定位置。
更具体地说，控制电路152按顺序读取CPU17存入命令FIFO存储器151中的各个命令，并通过总线判优电路158控制电路地址生成电路153，从而执行如图11所示从外存储器向内部缓冲器163传输数据的操作。
首先，在步骤1101，响应于系统首部读命令，控制电路152产生该系统首部预定位置的一个地址数据，在该预定位置处将插入一系统时钟信号，控制电路152将该地址数据写入时钟插入电路164的地址寄存器1641中。
若CPU17得知该存有系统首部的外存储器18的地址，则可由CPU17识别该预定位置。否则，地址生成电路153可在存储CPU17所生成的系统时设定该预定位置。
接着，在步骤1102，控制电路152通过总线判优电路158控制地址生成电路153。因此，地址生成电路153生成用来从外存储器18读取各个数据的地址数据，并将其写入地址寄存器153a，以便响应于地址寄存器153a中暂存地址数据，在一时分基础上分别从外存储器18的三个区181、182和183读取各个首部及音频与视频流。
然后，在步骤1103，控制电路152更新写地址寄存器1632中的地址数据。由此，把从暂时存入地址寄存器153a的地址数据所指定的外存储器18中按顺序读取的各个数据按顺序写入内部缓冲器163的系统流缓冲器1631中，该系统流缓冲器1631由暂时存入写地址寄存器1632的地址数据指定。
步骤1102和1103由步骤1104重复进行，直到数据传输完成为止。
如上所述，当地址寄存器153a的地址数据由步骤1102更新时，地址寄存器153a的地址数据由比较器1642用来与地址寄存器1641的地址数据作比较。由此，若发现它们相互一致，则将写地址寄存器1632中的地址数据暂时写入地址获取电路1643。换句话说，当所读数据正好符合一系统时钟信号所要插入正从外存储器18读取的系统首部中一位置时，就将系统流缓冲器1631的相应写地址数据写入地址获取电路1643。
由控制电路152进行的系统流输出操作示于图12中。
首先，在步骤1201，控制电路152控制选择器154选择内部缓冲器163。
接着，在步骤1202，控制电路152更新读地址寄存器1633的地址数据。即，响应于暂时存入读地址寄存器1633的地址数据，把写入系统流缓冲器1631的多路转换包从该系统流缓冲器1631中读出，并从选择电路154中向外输出。
步骤1201与1202由步骤1203重复进行，直到输出操作完成为止。否则，控制过程前进至步骤1204。
在步骤1204，确定比较器1644的输出信号是否为“1”，即，地址获取电路1643的地址数据是否与读地址寄存器1633的一致。仅当比较器1644的输出信号为“1”时，控制过程才转到步骤1205和1206。否则，控制过程返回步骤1202。
在步骤1205，把从选择电路154发送数据的源从系统流缓冲器1631切换到系统时钟计数器156。步骤1205由步骤1206重复，直到一系统时钟信号的插入完成为止。
因而，当多路转换的包从系统流缓冲器1631中按顺序读取、并且一向外输出的系统时钟信号插入系统首部时，一系统时钟信号从系统时钟计数器156向外输出。
如上所述，从图9的编码单元1向外输出的系统流载有一系统时钟信号，该信号表示当前时间并插入系统流的系统首部，从而使从外部接收该系统流的图1译码单元2能与其自身系统时钟信号准确同步，由此在适当的各个时间周期对音频包与视频包进行译码。
像第一实施例的编码单元1那样，第二实施例的编码单元1仅装有一单一外存储器18，它用来暂存音频流与视频流以及各个首部。这样，仅需单独一个接口用于多路复用器15”以便访问外存储器18，并由此使多路复用器15”的尺寸减小且能大量制造。
另外，由于第二实施例的多路复用器15”仅用单独一个外存储器18来暂存各数据，所以一数据读操作必须长时间保持一备用状态，以便执行数据写操作。但是，对于第二实施例的多路复用器15”来说，从外存储器18中读取的多路转换包暂时存入内部缓冲器163，然后以一系统流向外输出，从而可以减小一些危险以确保一整体良好的传送速率，所述危险是，在译码单元译码与再生的适当时间之后延迟传输包的危险和频繁输出填充包的危险。
尤其是，第二实施例的多路复用器15”适于多路转换各个首部及音频与视频流，之后，将它们暂时存入该单一内部缓冲器163，由此无需配备用来暂时存储不同种类数据的多个超高速缓冲存储器。因此，对于这样一个内部缓冲器来说，有一所需用来连续形成系统流的最小存储容量就足够了。这样一个内部缓冲器通常需要有一存储至少单独一个包的存储容量。
因而，若与图2现有技术多路复用器15相比，当第二实施例的多路复用器15”需要有一额外单一内部缓冲器时，电路尺寸的增大归因于它相当小且装置的整体尺寸可显著减小，因为编码单元仅包括单独一个接口从而减小了导线与接插件的数目。
另外，如此构造第二实施例的多路复用器15”，以致当把各个数据从外存储器18输送给内部缓冲器163时，仅当外存储器18的读地址与系统时钟信号的插入地址一致时才暂存内部缓冲器163的写地址；而当从选择电路154向外输出存入内部缓冲器163的多路转换包时，仅当读地址与暂存学地址一致时才从选择电路154向外输出系统时钟计数器156的一个系统时钟信号。
因而，可将一系统时钟信号插入系统流的正确位置，该系统流通过多路转换各个数据产生，在暂时存入内部缓冲器163之后向外输出。该处理操作可通过利用硬件比较地址数据来以一简单的方式可靠地执行。
本发明并不限于上述第二实施例，在不脱离本发明的实质与范围的情况下，可以各种方法改变和修改它。例如，如图13所示，可以将比较器1642接至系统流缓冲器1631的另外一个输入端，而将系统流缓冲器1631的另外一个输出端接至选择电路154的控制端。图13中，将系统时钟插入电路164改为一系统时钟插入电路164’，其中去掉了图10的地址获取电路1643和比较器1644。
对于图13的结构来说，当从外存储器18向内部缓冲器163传送各个数据的操作正好击中用来插入一系统时钟信号的系统首部正确位置时，将一作为比较器1642的比较结果所获得的标识数据写入系统流缓冲器1631。当一系统流从内部缓冲器163向外输出时，选择电路154由同时从内部缓冲器163输出的标识数据控制，选择系统时钟计数器156。
图13中，由于图10的地址获取电路1643和比较器1644可去除，所以可进一步减小多路复用器的尺寸并大量生产。但是，所要使用的数据量会增多，因为必须将标识数据插入系统流缓冲器163。因而第二实施例与其修改实施例各有其优点与缺点，建议根据应用选择二者之一以为使用。
如本文以上所述，根据本发明，可通过仅用单独一个外存储器来以一系统流的形式顺利地向外输出不同种类的数据，用以传输。
权利要求
1．一种数据多路复用装置，包括一内部总线(157)；一单一外存储器(18)，其接至所述内部总线，用来存储一系统首部、不同种类的首部数据和不同种类的传输数据；一首部存储电路(161)，用来存储所述系统首部和所述首部数据；多个数据存储电路(159、160)，其接至所述内部总线，用来存储所述传输数据；一数据输入电路(153)，其接至所述外存储器，用来在一时分基础上从所述外存储器获取所述传输数据，以便将所述传输数据存入所述数据存储电路之一；一系统时钟信号生成电路(156)，用来不断产生一表示当前时间的系统时钟信号；和一选择电路(154)，其接至所述首部存储电路、所述数据存储电路和所述系统时钟信号发生电路，用来按顺序选择所述首部存储电路和所述数据存储电路，并生成由所述系统首部、所述首部数据和所述传输数据形成的一系统流，所述选择电路还选择所述系统时钟生成电路，用以将所述系统时钟信号输入所述系统首部的一个预定位置。
2．如权利要求1所述的装置，其特征在于所述传输数据由一音频流与一视频流构成，所述首部存储电路包括一首部超高速缓冲存储器，该存储器有一存储至少一个所述系统首部与首部数据的容量，所述数据存储电路之一包括一音频超高速缓冲存储器，该存储器有一存储至少一个所述音频流的包的容量，所述数据存储电路的另一个包括一视频超高速缓冲存储器，该存储器有一前储至少一个所述视频流的包的容量。
3．一种多路复用装置，包括一内部总线(157)；一单一外存储器(18)，其接至所述内部总线，用来存储一系统首部、不同种类的首部数据和不同种类类的传输数据；一系统流存储电路(163)，用来存储一系统流；一数据输入电路(153)，其接至所述外存储器，用来生成所述外存储器的第一地址，以便读取所述首部数据与所述传输数据从而产生所述系统流，并将所述系统流存入所述系统流存储电路；一系统时钟信号生成电路(156)，用来不断产生一表示当前时间的系统时钟信号；一系统时钟插入电路(164)，其接至所述数据输入电路与所述系统存储电路，用来生成一定时信号，用以将所述系统时钟信号插入所述系统流的所述系统首部；和一选择电路(154)，其接至所述系统流存储电路和所述系统时钟信号生成电路，所述选择电路通过操作接至所述系统时钟插入电路，当所述系统时钟插入电路未产生所述定时信号时，所述选择电路选择所述系统流存储电路；而当所述系统时钟插入电路产生所述定时信号时，选择所述系统时钟信号生成电路。
4．如权利要求3所述的装置，其特征在于所述系统流存储电路包括一系统流先进先出存储器(1631)；一写地址寄存器(1632)，其接至所述系统流先进先出存储器，用来生成一写地址，用以将数据写入所述系统流先进先出存储器；和一读地址寄存器(1633)，其接至所述系统流先进先出存储器，所述系统时钟插入电路包括一地址寄存器(1641)，用来存储所述外存储器的第二地址，该地址表示所述系统首部的一个特定位置；第一比较器(1642)，其接至所述数据输入电路和所述地址寄存器，用来比较所述第一地址与所述第二地址；一地址获取电路(1643)，其接至所述写地址寄存器和所述第一比较器，用来在所述第一地址与所述第二地址一致时存储所述写地址；和第二比较器(1644)，其接至所述读地址寄存器和所述地址获取电路，用来比较所述读地址与存入所述地址获取电路的所述写地址，当所述读地址与存入所述地址获取电路的所述写地址一致时，产生所述定时信号。
5．一种多路复用装置，包括一内部总线(157)；一单一外存储器(18)，其接至所述内部总线，用来存储一系统首部、不同种类的首部数据和不同种类的传输数据；一系统流存储电路(163)，用来存储一系统流；一数据输入电路(153)，其接至所述外存储器，用来生成所述外存储器的第一地址，以便读取所述首部数据与所述传输数据从而产生所述系统流，并将所述系统流存入所述系统流存储电路；一系统时钟信号生成电路(156)，用来不断产生一表示当前时间的系统时钟信号；一地址寄存器(1641)，用来存储所述外存储器的第二地址，该地址表示所述系统首部的一个特定位置；一比较器(1642)，其接至所述数据输入电路和所述地址寄存器，用来比较所述第一地址与所述第二地址，当所述第一地址与所述第二地址一致时产生标识数据，所述比较器接至所述系统流存储电路以便将所述标识数据写入所述系统流存储电路；和一选择电路(154)，其接至所述系统流存储电路和所述系统时钟信号生成电路，当所述系统流存储电路未生成所述标识数据时，所述选择电路选择所述系统流存储电路；而当所述系统流存储电路生成所述标识数据时，选择所述系统时钟信号生成电路。
6．一种数据多路复用方法，包括以下步骤在一时分基础上按顺序获取多个不同种类外部输入的传输数据，并将它们暂时存入一单一外存储器(18)；暂时和分别存储按顺序从所述外存储器获取的一系统首部、数据首部及所述传输数据中的每一个；读取已暂时存储的所述系统首部、所述数据首部及所述传输数据中的每一个，并将它们多路转换成单独一个系统流；把作为数据的一个系统时钟信号输入所述生成系统流的所述系统首部一预定位置，该系统时钟信号表示当前时间；以及向外输出含所输入的所述系统时钟信号的所述系统流。
7．一种数据多路复用方法，包括以下步骤在一时分基础上按顺序获取系统首部、多个不同种类的数据首部及多个不同种类的传输数据，这些数据从外部输入并暂时存入一单一外存储器(18)；把从所述存储器(18)按顺序获取的所述系统首部、所述数据首部和所述传输数据多路转换成所述单独一个系统流；暂时存储所述生成的系统流；读取所述存储的系统流，并将一表示当前时间的系统时钟信号作为数据输入所述系统首部的一个预定位置；以及向外输出含所述系统时钟信号的所述系统流。
全文摘要
在数据多路复用装置中,单一外存储器存储不同种类传输数据。首部超高速缓冲存储器存储系统首部和首部数据,多个数据超高速缓冲存储器存储传输数据。超高速缓冲存储器经内部总线接至外存储器。数据输入电路在时分基础上从外存储器中顺序获取传输数据,将传输数据存入数据超高速缓冲存储器之一。系统时钟信号生成电路不断生成表示当前时间的系统时钟信号。选择电路顺序选择超高速缓冲存储器,产生系统首部、首部数据和传输数据形成的系统流。
文档编号H04J3/04GK1234692SQ98120650
公开日1999年11月10日 申请日期1998年9月22日 优先权日1997年9月22日
发明者林直哉 申请人:日本电气株式会社