专利名称：空间/时间交换机架构的制作方法
技术领域：
本发明涉及交换机，特别是涉及多信道、无阻塞交换机。
在各种各样的通信系统中采用交换机将诸如话音、数据、视频、和音频信号之类的数字信号从一个或多个信号源路由选择到一个或多个目的地。可使用N×M多端口交换机将N个输入数据信道中的任何一个连接到M个输出数据信道中的任何一个。可将每个数据信道指定给其自己的物理信道，或可将多个信道复用到一个物理信道上以便共享该物理信道。在每个输入信道和每个输出信道之间可提供保证连接路径的严格无阻塞交换机，而不需要在其它端口中重排任何现存的连接。纵横接线器是严格无阻塞交换机的一个实例。某些应用，特别是同步光网络(SONET)系统，除了以无阻塞性能为例的置换能力外，还需要交换机提供多信道广播或广播能力。就是说，交换机必须以从交换机输入信道中的任何一个向其输出信道中的几个或所有信道交换数据的能力为特征。在SONET系统中为诸如第1层(STS-1)、第3层(STS-3)、第12层(STS-12)、或其它信道之类的大量同步传送信号提供无阻塞交换的能力可能特别具有挑战性。例如，在颁发给Lagle等人的美国专利5,715,248，颁发给Byers的美国专利5,781,320，颁发给Norman的美国专利5,742,605，颁发给Morton的美国专利5,383,196，和颁发给Uchida的美国专利5,682,257中了解并讨论了SONET和STS-1，在此引入所有这些专利作为参考。
经常通过将数据信道复用到一个单个物理信道来使携带一组数据信道所需的物理信道(例如光纤、绞合线对、或同轴电缆)的数量最小，从而避免与安装和维护附加物理信道有关的资金消耗。该信号合并的一个结果是数据速率在物理信道上倍增。在交换该高数据速率信号时，可对复用的数据信道去复用，以便适应从一个输入信道向一个输出信道物理地交换数据的装置的交换速度限制。例如，可将一个每秒一千兆位(Gbs)物理信道的十个信道去复用成十个每秒100兆位(Mbs)的数据信道，从而明显减少了强加于物理交换的交换速度要求。因此，在可被合并到一个物理信道上的数据信道的数量与交换该数据信道的装置所需的操作速度之间存在一个折衷方案。另外，对可用于一个交换机的物理输入/输出连接数量的限制力图强制数据信道合并到有限数量的物理信道上。因输入/输出制约造成的限制在集成电路封装层特别明显，在该层的设计有时受到管脚引出线的限制。就是说，虽然在集成电路的(IC的)尺寸限定内可物理地装配具体希望的电路，没有足够的输入/输出管脚可用来适应必须进入或离开该电路的所有信号。或者，该数量的输入和输出所需的输入/输出缓冲器可能消耗太多功率。另外，随着集成电路复杂性的增加，给IC上各种电路元件的互连、互连的路由造成了更大的困难，并且在管脚引出线与尺寸限度之间趋于存在一种折衷方案。
除了模块式设计的已知优点，例如设计工作的减少，标准化的再使用，全测试，和可靠的积木式部件，以及与大量的模块生产有关的经济规模外，积木式设计可允许设计者平衡输入/输出、器件尺寸、信号速度、和路由限度的竞争要求。
因此，非常希望有一种适应输入/输出限制，器件交换速度限制，路由选择，和器件尺寸制约的模块交换机。
在根据本发明原理的交换机中，组合各自包括一个分解部件，一个交换核心，和一个组配部件的交换机模块，以实现将N个输入端口有效地连接到M个输出端口并提供广播能力的N×M多端口交换机。该交换机也可实施为无阻塞交换机。
在所说明的实施例中，每个交换模块包括被称为输入和输出端口的物理信道，每个端口携带至少一个输入或输出数据信道。所有数据信道具有以相同数量的比特分组构成的其各自的数据块。例如，如果要交换的数据信道包含以字节构成的数据，即每个数据块8比特长，和比特分组(数据块的组成部分)由单个比特构成，即每个比特分组1比特长，将组合8个模块形成一个交换，每个比特分组一个模块。同样，一个32比特的数据块可构成为32个1比特的比特分组，8个4比特的比特分组，4个8比特的比特分组等，分别采用32、8或4个模块交换数据信道。虽然数据块可以构成为任何数量的比特分组，且比特分组可以构成为任何数量的比特，为了便于说明，除了另外指出，下面的讨论一般假设一个数据块包含8个比特和一个比特分组包含1个比特。
每个模块中的分解器将其接收的数据块分解，或＂分开＂成比特分组，从信道向交换核心路由选择比特分组。例如，在接收字节宽的数据块并对1比特的比特分组操作的模块中，分解器将每个字节分成8比特，并将每个比特路由选择到构成该交换机的8个交换模块内的不同交换核心。
每个模块内的交换核心在比特分组等级上将每个输入信道与每个输出信道连接。就是说，每个交换核心被指定一个对其操作的特定比特分组，接收所有信道的那些比特分组，并将那些特定比特分组路由选择到适当的组配器，并通过组配器到输出信道。例如，在对具有字节宽的数据块的信道操作并在比特等级(1比特的比特分组)交换的交换机中，一个交换核心将接收和交换来自所有输入信道的每个字节的第一比特，第二交换核心将接收和交换来自所有输入信道的第二比特，第三交换核心将接收和交换来自所有输入信道的第三比特等。
每个模块内的组配器从每个交换核心接收交换的比特分组，并将比特分组组配成每个输出信道的数据块。
本领域技术人员从下面结合附图所做的详细描述对本发明上面和进一步的特性，方面和优点对是显而易见的，其中
图1是根据本发明原理的N×M交换机的概念方框图；图2是根据本发明原理的交换模块功能层的方框图；图3是采用根据本发明原理的交换模块的2×2交换机功能层的方框图；图4是根据本发明原理的空间/时间交换核心功能层的方框图；图5是描绘构成768×768无阻塞SONET交换机的交换模块组合的功能层方框图；图6是说明由象图5的交换机这样的768×768交换机交换的768个信道的一种可能组合的位映像；图7是根据本发明原理的交换核心功能层的方框图；图8是根据本发明原理的交换核心替换实施例的功能层的方框图；图9是根据本发明原理的交换模块的方框图，描绘了8模块交换机的一个交换模块的互连路径；图10A和10B分别是根据本发明原理的交换核心的输入和输出映像；图11A和11B分别是仅采用一个交换模块的96×96 SONET交换机的方框图表示，和对应的输入/输出矩阵；图12是8模块576×576 SONET交换机功能层的方框图；图13A和13B分别是多比特交换模块，和采用四个这种模块的768×768 SONET交换机功能层的方框图；图14A和14B分别是多比特交换模块和采用四个这种模块的576×576交换机功能层的方框图。
虽然可以以任何数量比特分组的形式构成数据块，和可以以任何数量比特的形式构成比特分组，为便于说明，除非另外指出，下面的实例一般假设一个数据块包含8比特和一个比特分组包含一个比特。图1的概念方框图说明了根据本发明原理的严格无阻塞N×M交换机的基本构成。交换机100从任选的去复用器102接受数据，并从N个输入数据信道中每一个向所选择的M个输出数据信道交换数据。交换之后，把输出信道路由选择到一个任选的复用器，以便集中到更少数量的物理信道中。交换机包括N个输入数据端口106-116，和M个输出数据端口118-128。数据端口106-128提供交换机100与其它装置，例如所说明实施例的去复用器102和复用器104之间的物理信道。在所说明的实施例中，每个数据信道被指定给其自己的数据端口。每个以由比特分组组成的数据块构成数据信道内的数据。所有数据信道可以具有例如以1比特的比特分组组成的字节宽的数据块形式构成的数据。交换机包括O交换模块130-138，O是一个数据块中比特分组的数量，例如，当数据块是1字节宽并且比特分组是1比特宽时，O=8，当数据块是1字节宽并且比特分组是2比特宽时，O=4等等。
O交换模块130-138各自包括至少1个输入端口和1个输出端口。在所说明的实施例中，所有交换模块具有相同数量的输入端口和相同数量的输出端口。为清楚起见，图1中省略了某些端口。交换模块130包括输入端口106和108以及输出端口118和120，并提供两个物理信道，分别为到交换模块130的输入数据信道和来自交换模块130的输出信道。交换模块130-138中的每一个包括一个从有关的输入端口接收数据的分解器140-148，从每个分解器接收和交换比特分组的交换核心150-158，和从每个交换核心接收交换的比特分组的组配器160-168。下面更详细地描述每个交换模块组件。
根据所说明实施例的原理，当交换模块130接收数据块，例如一个字节时，分解器140将数据块分成比特分组，例如比特，并将这些比特分配给各个交换核心150-158。结果，从数据信道输入到分解器140的所有相应的比特1、2、3、4、5、6、7、和8分别路由选择到交换核心150、152、154、156…、158。图1中说明了从分解器140到交换核心150-158的相应连接路径170、172、176、178、和180。还说明了从分解器142到交换核心150为所有比特1提供路由的连接路径182。为清楚起见，已从图1去掉了分解器和交换核心之间的剩余连接路径。同样，给出了为组配器160携带交换的比特1-8的相应连接路径184、186、188、190、和192。来自交换核心150的连接路径194从交换核心150向组配器162传送交换的比特1，组配器162组配来自相应的交换核心150-158的交换比特1-8。交换核心150-158连接到组配器160-168，为清楚起见，以同样方式从图1中省略几条连接路径。
操作中，把来自数据信道的数据路由选择到分解器140-148，分解器140-148逐位地分开数据(假设为1比特的比特分组)，并将分开的数据发送到交换核心150-158，每个交换核心交换来自所有输入信道的所有相应比特数据，并将交换的比特数据分配给适当的组配器160-168，以便为输出端口118-128组配成数据块。
图2的方框图提供了更详细的交换模块图，例如图1的交换模块130，相同部件具有相同标号。每个交换模块130可包括N个输入端口106、108…109，和M个输出端口118、120…121。例如，在一个说明的实施例中，每个数据块是8比特宽，每个比特分组是1比特宽，把768个输入数据信道交换到768个输出数据信道上，每个交换模块上输入端口和输出端口的数量是768÷8=96个输入端口和96个输出端口。在分解器40中分解来自这些输入端口中每一个的数据，并将分解的比特分组，例如以1比特的比特分组实施的单个比特沿连接路径170、172、…173分配到内部交换核心150，和其它交换模块(未示出)的交换核心。如果在每个分解器只分解一个数据信道，连接路径170、172、173中的每一个仅为一个数据信道携带比特分组数据。另一方面，如果每个交换模块适应多个数据信道，连接路径170-173中的每一个可包括来自多个数据信道的比特分组数据。从分解器140引到其它交换模块的连接路径的数量等于交换模块O-1的数量，但每个连接路径可以携带多个数据信道。另外，每个连接路径可以包括多个物理路径，例如导线、印刷电路线、或集成电路中的导电路径。交换模块的数量由一个数据块中比特分组的数量，例如一个字节中8比特来确定。
同样，总共O-1个连接路径182-183把其它分解器链接到交换核心150，O-1，194-195连接路径把交换核心150链接到其它组配器，和O-1，186-187连接路径把其它交换核心链接到组配器160。这些连接路径中的每一个可以从多个数据信道传送比特分组，以便例如8个连接路径170、182…183可以各自携带来自96个数据信道的比特分组数据，从而把768个数据信道的数据提供给交换核心150。分解器140和组配器160可分别包括一个去复用器和一个复用器。对于该实例中包括的复用器和去复用器，例如，在8个物理信道上可携带96个到分解器140的输入信道。
图3的功能层方框图说明了根据本发明原理的2信道，2比特数据块，1比特，比特分组交换机300的结构。交换机300包括交换模块302和304。如前所述，每个交换模块302和304分别包括分解器306和308，交换核心310和312，以及组配器314和316。去复用器318接收输入数据信道ch1和ch2并对该数据去复用，把ch1数据发送到交换模块302，ch2数据发送到交换模块304。分解器306把每个2比特数据块分解成1比特的比特分组并分别把信道1，比特1(c1b1)和信道1，比特2(c1b2)路由选择到交换核心310和312。同样，分解器308分解信道2的每个2比特数据块，并分别把信道2，比特1(c2b1)和信道2，比特2(c2b2)路由选择到交换核心310和312。
交换核心310和312把来自信道1和2的比特1数据分别交换到出局信道3和4。结果，交换核心310把信道3，比特1(c3b1)和信道4，比特1(c4b1)数据分别路由选择到组配器314和316。同样，交换核心312把信道3，比特2(c3b2)和信道4，比特2(c4b2)数据分别路由选择到组配器314和316。组配器314和316把信道3和信道4的比特分组分别组配成传送到复用器320的2比特数据块。复用器320复用来自信道3和4的数据块并产生输出数据流ch3/ch4。
图4中说明了根据本发明原理的4×4交换核心400的概念方框图。交换机400是空间/时间交换机，在其中将物理或空间交换与时间交换组合，以便适应信号速度和交换机尺寸限度的竞争要求。就是说，如果可使用时间交换依次交换比特分组，则可将交换机的体积做得更小。同时，当使用空间交换并行进行交换时可交换高速信号。如下面的实例所表明的，一种因素可相对于另一因素折衷，以便对于给定的实施获得适当的尺寸和速度混合。
在所说明的该实施例中，四个输入信道的第一比特c1b1至c4b1交换到四个输出信道的第一比特c5b1至c8b1。一个4到2复用器402把比特分组，即从各个分解器路由选择到交换核心400的第一比特复用到2到1复用器404、406、408、和410。在所说明的该实施例中，在第一时隙期间，复用器402选择比特c1b1和c2b1，并把那些比特路由选择到2到1复用器404-410。在第二时隙期间，复用器402选择比特c3b1和c4b1，并把它们路由选择到2到1复用器404-410。以这种方式，2到1复用器404-410中的每一个可选择任何输入c1b1至c4b1，以便分别锁存到存储区412-418。经常，并且在下文中也是将存储区412-418描绘成可对应于时隙和被称为轨条(rail)的物理连接路径的组合的交换矩阵。如在所说明的实施例中，不是在两个时隙中交换比特，而是通过为每个输出比特位置412-418复制一个4到1复用器而在一个时隙中交换所有比特。然而，该实施例可能需要更高速的电路并且可能消耗更多空间。如果可提供空间和高速电路，可将该交换机体现为根据本发明原理的交换模块内的交换核心。如下面的实例所表明的，在本发明的范围内考虑不同规模，例如更大的交换机，和不同复用层。
新的模块无阻塞交换机特别适合于复杂应用，例如SONET系统内768×768个STS-1信道的无阻塞交换。在图5说明的实施例中，相同元件具有相同的参考标号，模块交换机通过采用比特分开方案(例如每个比特分组是1比特宽)来适应交换台管脚、装置管脚、装置尺寸和功率消耗的限制。在所说明的实施例中，交换机包括8个交换模块，每个比特一个交换核心。每个交换模块内的每个分解器分解来自96个STS-1信道的数据，把来自所有信道的数据比特分配到适当的交换核心。例如，来自所有768个信道的所有第一比特可路由选择到第一模块的交换核心150以便交换，来自所有768个信道的第二比特可路由选择到第二模块的交换核心152以便交换，等等。
在下面的实例中，假设在包括8个交换模块的交换机之前把所有768个STS-1信号在一个阶段同步到一个单一的时钟。在所说明的实施例中，虽然模块交换机对分成1比特宽，即采用1比特的比特分组的比特分开数据操作，对2比特的比特分组操作的装置应用同样的考虑。
在每个交换核心150-158中，所有相关的比特(例如交换模块130的比特1，交换模块132的比特2等)在48个时隙中(注意16×48=768)在16条轨条上说明性地输入到交换核心。每条轨条以311.04Mb/s的速率传送数据。这样，8个这样的装置可适应768个STS-1信号的数据速率。就是说，由于一个STS-1信号的传输速率是每秒51.84兆位(Mbps)，768个这样的信号将产生每秒39.81千兆位(Gbps)的传输速率。由于每个装置的交换核心对768个信道中每一个的1比特操作，以(每个交换核心的轨条数)×(交换核心的数量)×(交换处理速度)=16×8×311.04Mbps=39.81Gbps的速率，即768个STS-1信号的数据速率处理每个比特。在每个交换核心内部，可将数据去复用到32条轨条，以一半速率155.52Mb/s操作。这种情况下，在24个时隙中可在32条轨条上(注意，32×24=768)提供768个比特。该去复用可进一步继续，在两倍的轨条上携带数据，各以一半速率工作。
可由例如图6所示的矩阵表示说明的实施例的输入数据比特，其中每行表示一条轨条，每列表示一个时隙。可按轨条号和时隙号排列每个入局STS-1信号的数据比特。下文称该矩阵为输入比特映像。同样，可由输出比特映像表示交换机的输出，其中由出局轨条号和时隙号识别每个出局STS-1信道。
交换机在指定该信号源的交换控制映像的控制下工作，交换控制映像可以是在图6的矩阵表达式中针对输出比特映像中768比特的每一个的STS-1号或入局轨条和时隙号。假设已经如上面指示的对该数据轨条去复用并由图6的矩阵表示，行号的范围是1-32，时隙号的范围是1-24。因此，与每个输出比特对应的10位数可表示输出比特的信号源，因此，可通过存储7680比特来实现交换控制映像。例如，如果交换控制映像在所有768项中包含轨条2、时隙21，来自轨条2、时隙21的输入比特将广播到所有输出信道。由于每个输出比特来自不同位置的信号源，如果交换控制映像中的所有768项是维一的，其对应于一个置换网络。该交换机可适应广播和置换矩阵的任何组合。
可以以一个单级空间交换机的形式实现交换核心150-158中的每一个。这种情况下，对入局比特存储24个时隙，以使所有768比特可供交换使用。一旦可使用所有比特，则可使768×768纵横接线器工作以组配输出比特映像。在接下来的24时隙期间在32个轨条上发出输出比特映像中的比特，同时用新数据填充输入比特映像存储器。该方案需要相当于768×768=589824个交叉点。
如上所述，可使用空间/时间交换机架构实现交换机核心，以减小交换核心的尺寸。例如，不是每隔24个时隙(即每隔24×6.43ns=154.32ns一次)仅操作纵横接线器一次，而是在每个时隙中操作，或重新构成交换。这样允许交换机核心的尺寸减小到24分之一。在所说明的768×768的实施例中，每个时间复用交换核心的尺寸大致等于具有768×768/24=24576等效交叉点的纯空间交换机。时间复用，或空间/时间实施包括附加定时和控制的复杂性，但可提供其它优点。
可以以各种结构，通过轨条和时隙的不同组合实施该空间/时间交换机。图7提供了说明该空间/时间实施700的实施例的概念方框图，下文中称该空间/时间实施700为扩展空间/时间交换机。该结构针对交换机核心的输出比特映像中768个位置中的每一个采用一个选择部件701。在所说明的实施例中，每个选择部件701采用一个32至1复用器702以选择32条轨条中的一条。由于以＂异＂门708和锁存器710组合的形式在功能层中说明的控制电路与768个复用器702中的每一个有关，并用来在24个时隙的过程中把输入到复用器的768比特中所希望的比特锁存到输出比特映像706中，所选择的轨条在所有24个时隙704中保持相同。就是说，每个32至1复用器在32个轨条中选择一个，控制电路(即门电路708和锁存器710)的锁存动作从24个时隙中选择所希望的时隙。因此，可以在24个时隙中的任何一个在32条轨条之一选择768个输入比特中的适当比特，以便写入输出比特映像706内的一个位置。
由于从每个输入信道到来一个比特的所有768个输入比特发送到每个选择部件701中，可将任何一个比特发送到输出比特映像706内的所有位置。就是说，可使用交换核心700从任何输入信道向所有输出信道广播数据。例如，如果选择部件701指向输出比特映像706中的轨条1、时隙1，如前面讨论的交换控制映像确定的其信号源是输入比特映像(未示出)的轨条8、时隙19，输入到复用器702的5比特控制可选择轨条8，以便在所有24个时隙期间出现在复用器702的输出。然后，由＂异＂电路708功能地表示的启动电路仅在入局时隙19期间启动锁存器710，因此，选择在时隙19中在轨条8上出现的比特以便输出到轨条1、时隙1。在所说明的该实施例中，在24个时隙之后，已经将所有输入比特交换到输出比特映像706内适当的位置。然后，可将输出比特映像706并行加载到另一个比特映像712中，该比特映像712工作以便缓冲输出数据并允许为接下来的连续24个时隙用输出数据加载比特映像706。
可利用768个选择部件701的规律性将它们构成在集成电路实施中反复使用的小的、有效布局单元。就是说，可以在各种集成电路实施中来实现在所说明的该实施例中采用的8个交换核心中的每一个，而不论所有8个模块是封装在一个单独的集成电路内，一个单独的集成电路包含单独模块，还是每个模块被分配在全部多个集成电路中。与封装无关，可将每个交换核心构成在许多有效布局的任何一个中。
图8的功能层方框图中说明了一种替换交换核心800。所说明的该交换核心实施例采用32个768∶1复用器802。在该实施例中，在一个步骤中针对24个时隙中的每一个从32位总线805(每位一个轨条)加载输入位映像804。因此，一旦用来自768个信道中每一个的一个比特填充输入位映像804，该内容并行转到一个复制的输入位映像806。32个复用器802中的每一个在24个时隙中的每一个期间把所选择的比特传送到32位输出数据总线808。就是说，在任何时隙中，由该32个复用器产生出局数据总线808的数据。每个复用器802已接入所有768个输入映像比特并被指定生成输出总线的一条轨条。通常在每个时隙期间改变到每个复用器的10比特控制输入。因此，在每个时隙中，不大于交换控制映像所需的7680比特的320控制比特是有效的，并可在例如有效面积双端口RAM中实施交换控制映像。在所说明的SONET应用中，复用器802必须以155Mbs工作或必须采用其它步骤以适应SONET数据速率。例如，通过复用器控制比特的定时中的对应改变可增加重新定时阶段。
图9的功能层方框图提供了在768×768无阻塞SONET STS-1交换机中采用的8个交换模块之一的互连路径的更详细的示意图。交换机模块800包括一个分解器802，一个768×768单比特交换核心804，和组配器806，如前面与分解器，交换核心，和组配器有关的讨论中所描述的，交换模块800中的所有装置是根据本发明的原理实现的。在所说明的该实施例中，在分开的集成电路上实施每个交换模块，并且每个分解器和组配器分别包括一个去复用器和复用器。
每个模块800在分解器802接收8个STS-12输入并在组配器806提供8个STS-12输出。由于每个STS-12信号由12个STS-1复用信号组成，8个输入包含相当于8×12=96个STS-1信号。因此，包括8个交换模块800的交换机可把768个STS-1输入信道连接到768个STS-1输出信道。在所说明的该实施例中，分解器802把8个STS-12信道去复用到96个STS-1信道并把96个STS-1信道的数据块(字节)分解成比特宽的片。以这种方式将入局信号分片之后，分解器802逐个复用所有96个STS-1信号的＂垂直片＂，即比特宽的比特分组，并在标为BIT1的垂直输出上将它们输出。括号内的＂dev1交换核心＂表示分解的比特组被路由选择到装置1的交换核心。结果，BIT1数据被路由选择到装置1的交换核心804，BIT2数据被路由选择到装置2的交换核心(未示出)，等等。因此，在分解器的8个逐位输出端上输出所有96个入局STS-1信道上的信息。分解器的8个输入和8个输出轨条上的比特速率是相同的，但格式不同；输入是字节插入的STS-12(即总共64个STS-12中的8个)的(＂水平分片＂)，输出是比特插入的STS-1(＂垂直分片＂)，其中输出仅有一个比特分组。输入轨条具有来自一个STS-12(或12个STS-1)的所有比特，输出轨条仅有比特1，但来自所有96个STS-1。
为进一步理解，STS-12输入具有12个复用字节(来自每个STS-1的一个字节，每个字节8比特)，因而具有96比特的周期。如上所述，由于每个分解器对96个STS-1操作，分解器的逐位输出也具有96比特的周期。交换核心804是一个一比特的768×768交换机。在8个轨条的每一个上接收具有96比特周期的输入(即每个周期8×96=768比特)，根据控制映像对它们进行交换并在8个出局轨条上输出其结果，每个输出还是具有96比特的周期。可以看到，按该交换控制映像把以8行乘96列输入比特矩阵形式的输入重新排列成出局的8行乘96列矩阵。在图10A和10B的输入和输出映像中分别说明该周期性。在输入映像10A中，每行包含来自8个装置之一的分解器的比特1。水平轴代表时间轴。该矩阵中的每一项表示由分解器的复用产生的不同信道。交换相当于将输入映像中的任何比特指向输出映像中的任何位置。根据交换部件的设计，可在交换控制映像的命令下实现广播、多播、一对一交换或关闭或它们的组合。
在所说明的该实例中，每个交换模块800包含所有交换功能的八分之一。该交换机的严格无阻塞特征来自该部件的设计。然而，根据本发明原理的交换机不需要无阻塞。
返回图9，组配器806把8个逐位复用的输入组配成96个STS-1字节并进一步将它们复用成8个STS-12信号。该功能与分解器的功能相反。输入信号从8个交换核心到达，各包含具有96比特周期的不同比特(比特1至8)，模块800中的每一个可包括常规功能部件，例如时钟恢复，时钟域校准，控制器接口，交换控制映像等(未示出)。如上所述，在图9中用括号表示所说明的该实施例的8个装置间的互连。应指出(1)分解器802对STS-12信号的入局(源)8个轨条片的所有比特操作。
(2)交换核心804对整个交换机所有STS-1的比特1操作。
(3)组配器806对出局(目的地)8个轨条STS-12片的所有比特操作。
如图11的概念方框图中所说明的，可连接一个单独的交换模块1100，例如图8的交换模块800，以便产生一个96×96STS-1交换机。在该实施例中，来自分解器1102的所有输出连接到交换核心1104的输入，来自交换核心1104的所有输出连接到组配器1106的输入。图11B示出对应的输入/输出矩阵。在所说明的该实施例中，单个交换核心1104把输入信道的所有8个比特交换到输出信道内的所有位置，而不是如图9的实例中那样为每个输入信道(STS-1信号)交换单个比特。由于这是一个96×96交换机，可以仅在相同行内而不跨越这些行重新排列交换映像(例如广播、多播、一对一关闭)。可采用同样的连接实现只使用两个交换模块的192×192 STS-1交换机，或使用四个交换模块的384×384交换机。
图12的实施例进一步说明了新交换模块的灵活性，其中采用8个交换模块1202-1216形成一个576×576 STS-1交换机。如上所述，每个交换模块包括一个分解器，一个交换核心，和一个组配器，在该图中分别标为D，S和A。连接六个模块1202至1212中的每一个，以便接收8个STS-12输入和发射8个STS-12输出。该结构为576个STS-1信号提供交换。
模块1202-1212中的每个分解器把输入信号分成8个分开的比特并把它们(逐位复用的)输出到8个轨条，8个轨条把它们输出到8个装置的交换部分。因此，6个分解器输出6个模块×8条轨条=48轨条。48条轨条连接到8个交换核心，各具有每个交换模块6个输入轨条。交换输出同样连接到组配器的输出。虽然在所说明的该实施例中这些交换模块用于一个576×576交换机，其周期与768×768交换机保持相同，并且时钟速率没有变化，或是在该应用或其它类似应用中不需要定时。应指出，在该实例中不使用最后两个模块1214和1216中的分解器D和组配器A。
图13的功能层方框图说明了可以用于实现根据本发明原理的使用四个(或更少)交换模块的768×768 STS-1交换机的多比特交换模块的基本功能部件。由于对每个交换模块采用交换控制映像，该方案不仅减少该交换机中交换模块的数量，而且减少了必须由类似量从8到4，重复的交换控制映像的数量。作为替换，交换核心可以对一比特的一部分，例如每个交替比特(＂半比特＂的情况)操作，以便制造该装置两倍(1536×1536)的更大交换结构。此外，如果通过复用器内部路由选择来自预定给相同模块内的交换核心的分解器的信号，可减少输入和输出管脚的数量，导致更低的功率消耗和减少接线拥挤。
如同相对于图13B所讨论的，可连接象交换模块1300这样的四个交换模块以实现一个768×768 STS-1的交换机。交换模块1300在分解器D的输入接收16个STS-12信道。这些信号分解成逐位复用的16个输出轨条。每对轨条传送来自192个STS-1的不同比特(例如比特1，比特2，…比特8)。交换核心S包含用于交换768位映像的2个比特的电路。因此，在连接到交换机输入的16个轨条之外，四个来自相同模块内的分解器D。这四个轨条可从分解器部件内部连接到交换部件。
可设定复用器M1，以便对于模块11302应用，4个装置内轨条传送比特1、2，对于模块41308应用，它们传送比特7、8。对于模块1304应用，分解器D的12个装置间输出分别传送比特3，4；5，6；7，8，而对于模块41308应用，它们分别传送比特1，2；3，4；5，6。相对于图13B更详细地讨论与所说明的该实施例有关的其它模块的互连。对于模块1，复用器M2把来自分解器D的模块内输入引导到交换核心S的前192个输入，而对于模块2应用，M2把模块内输入引导到STS-1输入号193-384。此外，对于模块1应用，M2把12个外部输入(在4组中)分别引导到交换机输入号193-384，384-576和577-768。对于模块2应用，M2把12个外部输入(在4组中)分别引导到交换机输入号1-192，384-576和577-768。可同样得出模块3和模块4应用对M2的要求。
对于模块1应用，复用器M3的四个装置内连接传送来自STS-1输出号1-192的信息。对于模块3应用，来自M3的四个装置内轨条传送来自输出号STS-1385-576的信息。对于模块1应用，12个外部输出(在4组中)分别传送STS-1输出号193-384，384-576和577-768的信息。对于模块3应用，M3的12个外部输出(在4组中)分别传送STS-1输出号1-192，193-384和577-768的信息。
对于模块1应用，从交换机到M4的四个模块内输出引导到比特1、2的输入。对于模块2应用，来自交换机的四个模块内输出引导到比特3、4的输入。对于模块1应用，把12个外部输入(在4组中)分别引导到比特3，4；5，6和7，8。对于模块2应用，把12个外部输入(在4组中)分别引导到比特1，2；5，6和7，8。
如图13B中所说明的，模块1302的交换核心对比特1和2操作。同样，装置1308的交换核心对所有768个STS-1的比特7，8操作。因此，在模块1302的情况下，从分解器D到交换核心S的装置内连接从前面的(16个STS-12×12STS-1)=192个STS-1带来比特1，2，同时在模块1308的情况下，装置内的连接从后面的192个STS-1带来比特7，8。可设定图13A示出的复用器M1，以便对于模块1302应用，4个装置内轨条传送比特1，2，对于模块1308应用，它们传送比特7，8。对于模块1302应用，分解器D的12个装置间输出分别传送比特3，4；5，6；7，8，而对于模块1308应用，它们分别传送比特1，2；3，4；5，6。另外，模块间和模块内的连接从相对于图13A和13B的讨论中应是显而易见的。对于单比特，或多比特交换核心实施的模块内(集成电路交换模块实施中的装置内)连接可采用复用器。
在前面说明的实施例中，每个分解器输出轨条包含一个单比特(例如比特1或比特2等)，因此，所出现的输出轨条的数量限于8的整数倍。然而，通过把多于一个比特复用到一个输出轨条上，可获得更大的量化度和优化的装置尺寸。所说明的图14A的交换模块1400的实施例可与三个其它相似的交换模块组合，如图14B说明的，以产生一个576×576STS-1交换机。模块1400包括12个STS-12输入，以便每个模块为相当于12×12=144个STS-1信号提供连通性。模块1400的体积可以比图13A的模块1300小。另外，与来自模块1300的组配器A的16个输出相比，模块1400仅具有来自组配器A的12个输出。
分解器D产生12个输出，其中的3个是到2比特交换部件S的装置内连接。这三个输出轨条包含所有144个STS-1信号的比特0和1。每个轨条传送48个STS-1信号的比特0和1，并因此而具有96比特的周期。对于每个STS-1，如果比特1跟在比特0之后，因为对于属于相同STS-1的两种比特来说交换映像信息是相同的，可以用更少的转移(和略低的功率消耗)实现两个比特的交换。然而，也可使用诸如四个比特0后跟四个比特1之类的任何其它复用排列，只要它们符合交换核心的设计。可将9个其它的分解器输出分成三组。每一组的三个轨条同样传送144个STS-1的2个比特。图14B说明了四个交换模块1402-1408的对应互连。还应该指出，分解器的输出速率不必与输入速率相同。它们可以是更低速率(例如对于两倍轨条而言的一半速率)或更高的速率以适应互连技术的能力。
根据本发明的原理，使用交换模块实现各种各样的交换机，每个交换模块包括一个分解器，一个交换核心，和一个组配器。不需要使用由特定交换机实施采用的所有模块的所有部件。例如，虽然在一个交换机中可使用8个模块，并不需要用所有模块的分解器和组配器来实施该交换机。定出每个交换模块内每个交换核心的尺寸以便纵横连接可交换机构(例如768，576，1536等)的总数可以是部分/单个/多个比特。通常由每个比特分组的比特(例如2比特，1比特或0.5比特等)划分的每个数据块的所有比特(例如8)支配交换机中使用的装置的总数，比特分组由每个交换模块内的交换核心操作。输入(输出)信号的总数分配给(来自)每个交换模块的分解器(组配器)。在可能时，为了优化尺寸和特定实施的速度，该分配通常是偶数分配。分解的输出可通过模块内或模块间的连接连接到交换核心，交换机输出可通过模块间或模块内的连接连接到组配器的输入。
上面已为说明和描述目的给出了本发明具体实施例的描述。它不打算完全列举或把本发明限定在所公开的明确形式，根据上面的讲述可以有许多改进和变化。例如，物理实施介质可采用许多形式，以插件板层产品，混合，集成电路，或集成电路内的单元或其它子电路的形式生产每个交换模块。选择并描述这些实施例以便最好地说明本发明的原理和其实际应用，从而使本领域的其它技术人员最好地利用本发明。仅由在此所附的权利要求限定本发明的范围。
权利要求
1．一种从多个输入中的任何一个向多个输出中的任何一个交换数据的装置，包括用于接收以输入数据轨条和时隙的组合构成的多个输入比特分组的装置，用于从时隙之一中的一个轨条选择一个输入比特分组的装置，和用于把所述所选择的比特分组传送到输出数据轨条和时隙的组合内的输出数据位置的装置。
2．根据权利要求1所述的装置，其中每个比特分组为一比特宽。
3．根据权利要求1所述的装置，其中构成用于接收、选择、和传送多个比特分组的所述装置，以便为多个输出数据位置中的输出选择多个输入比特分组。
4．根据权利要求1所述的装置，其中构成用于接收、选择、和传送多个比特分组的所述装置，以便为多个输出位置中的输出选择一个单个比特分组。
5．一种从以在R个轨条上T个时隙的形式排列的N个输入位置中的任何一个向以在R2个轨条上T2个时隙的形式排列的M个输出位置中的任何一个交换数据的装置，包括用于接收在R个轨条上的T个时隙中以比特分组形式排列的输入数据的装置，用于从R个轨条之一选择数据和在预定时隙期间锁存所选择的数据，以便选择预定的R和T值的比特分组的装置，和用于向预定的R2和T2值的输出位置传送所述选择的比特分组的装置。
6．一种从以在R个轨条上T个时隙的形式排列的N个输入位置中的任何一个向以在R2个轨条上T2个时隙的形式排列的M个输出位置中的任何一个交换数据的装置，包括M个选择部件，构成每个选择部件以便对于输出位置中的不同位置选择一个比特分组，每个部件包括用于接收在R个轨条上的T个时隙中以比特分组形式排列的输入数据的装置，用于从R个轨条之一选择数据和在预定时隙期间锁存所选择的数据，以便选择预定的R和T值的比特分组的装置，和用于向预定的R2和T2值的输出位置传送所述选择的比特分组的装置。
7．根据权利要求6所述的装置，进一步包括用于从M个选择部件中的不同部件接收每个位置中所选择的比特分组的T2×R2输出比特映像。
8．根据权利要求7所述的装置，进一步包括从第一输出比特映像并行加载的第二T2×R2输出比特映像。
9．根据权利要求8所述的装置，进一步包括以R个轨条上T个时隙的阵列形式排列输入比特分组并在T2个时隙中在R2个轨条上从第二T2×R2比特映像传送输出比特分组的装置。
10．根据权利要求9所述的装置，其中N=M=768。
11．一种从以在R个轨条上T个时隙的形式排列的N个输入位置中的任何一个向以在R2个轨条上T2个时隙的形式排列的M个输出位置中的任何一个交换数据的装置，包括R2个选择部件，构成每个选择部件以便对于输出位置中的不同位置选择一个比特分组，每个部件包括用于接收在N个轨条上以比特分组形式排列的输入数据的装置，用于从N个轨条中的一个选择数据的装置，和用于向预定的T2和R2值的输出位置传送所述选择的比特分组的装置。
12．根据权利要求11所述的装置，进一步包括用于从N个空间/时间输入位置中的不同位置接收每个位置中所选择的比特分组的T×R输入比特映像。
13．根据权利要求12所述的装置，进一步包括从第一输入比特映像并行加载的和向R2个选择部件中的每一个传送N个输入比特分组的并在T2时隙期间保持向R2个选择部件提供的N个输入比特分组的第二T×R输入比特映像。
14．根据权利要求10所述的装置，进一步包括以R个轨条上T个时隙的阵列形式排列输入比特分组并在T2个时隙中在R2个轨条上从第二T2×R2比特映像传送输出比特分组的装置。
15．根据权利要求14所述的装置，其中N=M=768。
16．一种从以在R个轨条上T个时隙的形式排列的N个输入位置中的任何一个向以在R2个轨条上T2个时隙的形式排列的M个输出位置中的任何一个交换数据的方法，包括步骤(a)在R2个选择部件中的每一个中，为输出位置的不同位置选择一个比特分组，和(b)把在步骤(a)中选择的每个比特分组传送到输出位置中的有关位置。
17．根据权利要求16所述的方法，其中步骤(a)进一步包括步骤(c)接收在N个轨条上以比特分组形式排列的输入数据。
18．根据权利要求17所述的方法，其中步骤(a)进一步包括步骤(d)从N个轨条中的一个选择一个比特分组。
19．根据权利要求18所述的方法，其中(a)进一步包括步骤(e)向预定的T2和R2值的输出位置传送所述选择的比特分组。
20．一种从以在R个轨条上T个时隙的形式排列的N个输入位置中的任何一个向以在R2个轨条上T2个时隙的形式排列的M个输出位置中的任何一个交换数据的方法，包括步骤(a)在M个选择部件中的每一个中，为输出位置的不同位置选择一个比特分组，和(b)把在步骤(a)中选择的每个比特分组传送到输出位置中的有关位置。
21．根据权利要求20所述的方法，其中步骤(a)进一步包括步骤(c)接收在R个轨条上的T个时隙中以比特分组形式排列的输入数据，和(d)从R个轨条中的一个选择数据并在预定时隙期间锁存所选择的数据，从而选择预定的R和T值的一个比特分组。
22．根据权利要求21所述的方法，其中(b)进一步包括步骤(e)向预定的T2和R2值的输出位置传送所述选择的比特分组。
全文摘要
根据本发明原理的交换核心把N个输入端口连接到M个输出端口并提供多播能力。该交换核心包括多个选择部件,每个选择部件接收以输入数据轨条和时隙组合构成的多个输入比特分组。交换核心在一个时隙中从轨条中的一个选择一个输入比特分组,并把所选择的比特分组传送到输出数据与时隙的组合中的一个输出数据位置。该操作可并行和顺序进行。
文档编号H04Q11/04GK1296371SQ99123468
公开日2001年5月23日 申请日期1999年11月11日 优先权日1999年11月11日
发明者布里·格里胡山·加格, 詹姆斯·沃姆浦勒 申请人:朗迅科技公司