专利名称：灵活的cdma合并器的制作方法
技术领域：
本发明涉及一种合并器，用于把来自预定数目的输入中的数字数据抽样合并为一个预定数目的输出，例如从一个预定数目的信道，到数字通信系统的一个预定数目的载波。
在电信系统中，大量的信道，例如包含话音或数据信号的用户信道，可以通过同一传输介质(例如通过同一射频频带)一起发射。用于把用户信道的数据放在传输介质上的许多接入方案是公知的。例如其中一类传输方案在一个射频频带中同时发射多个不同的用户信道，按照这样一种方式，它们既在时域中又在频域中重叠。一种熟知的此类接入方案是CDMA(码分多址)方案。
虽然本发明并不局限于CDMA方案而是可以用于任意数字通信系统，在这些数字通信系统中，来自预定数目的输入(例如用户信道或者一些预添加的信道)中的若干数字数据抽样必须被灵活地合并到预定数目的输出(例如载波)上，但本发明特别涉及一种灵活的CDMA合并器，其中，数字数据抽样通过在CDMA无线电通信系统的基站中产生的加权码片来表示。
在一个CDMA通信系统中，把一个(地理)区域分成被称作扇区的好几个区间。在每个扇区中，至少一个或者可能多个载波被使用，在此每个载波表示一个特定的频带。在每个扇区内，载波可以含有不同数目的信道。在下列说明中，术语″扇区-载波″表示基本上一个特定扇区与一个特定载波(频带)的组合。合并器3的任务是合并所有信道的数据，其必须在一个特定扇区中并且在一个特定载波上被发射。因此，合并器3本质上是一个加法器，它把属于一个给定扇区载波的所有信道的非连续瞬时值加起来。如
图1所示，这里可以有m个扇区载波sc－1，sc－2，…，sc－m。典型情况下，在一个CDMA发射机中，对于每个这样的扇区载波，要相加的信道数由硬件配置来固定。由于一个单独的(但是完全相同的)合并器硬件被用于每个扇区载波，这造成在基站收发信台BTS的每个扇区载波上的信道数目相等。另一方面，与信道的此固定相等数目相反，一个CDMA系统的网络运营者实际上要面对每个扇区载波中的不同负荷。因此，网络运营者愿意为每个扇区载波配置一个可变数目的用户信道。例如，在高速公路上的一个基站收发信台BTS在覆盖这条高速公路的扇区中需要一个较高数目的用户信道，而其他扇区(例如覆盖一个乡下或者多山区域)可以只必须处理少数几个用户信道。而且，在单独扇区中的负荷可能还要随时间变化，例如在高峰时间，假日时节或者商展期间等等。
因此，每一扇区载波具有一个固定数目的信道意味着对于所有的扇区载波，网络运营者必须始终提供一个高数目的用户信道而不论在一个特定的时刻点上实际上是不是需要它们。
因此，希望为网络运营者提供一种灵活的合并器，其允许网络运营者根据系统中的负载状态配制每一扇区载波的可用信道数目。利用该灵活的合并器，网络运营者可以获得具有处理某一信道总数的性能的一个标准基站收发信台BTS，并且可以使该基站收发信台BTS适应于在扇区和载波上的实际的信道分配，而不浪费资源。该灵活的合并器也可以向供应商返回利益用较低成本使他的设备适应顾客的需要。
当在一个特定扇区载波中要合并的信道数目是固定的并且不随时间改变时，可以使用如图2-1所示并且用参考数字3-1表示的一个合并器。在这个合并器3-1中，把信道1，2，3，4不变地合并在扇区载波sc－1上，而把n－3，n－2，n－1，n合并在扇区载波sc－m上。在加法器ADD1中信道被分别成对地相加，并且存储在中间的触发器FF1中，随后通过一加法器ADD2把相应的输出相加，然后把加法器ADD2的输出存储在另外一个中间的触发器FF2中。对于m个扇区载波的每一个必须提供这类电路。对于图2-1中的这个例子，在此每一扇区载波的4个信道被合并，n(信道总数)等于m*4(m扇区载波数)。图2-1中的合并器3-1有这样的缺点在扇区载波上不变地合并这些信道而且，合并器3-1需要一可相当扩展的硬件，因为各个电路需要被提供m次。
图2-2表示允许降低硬件复杂性的一个合并器3-2。在由与本申请相同的申请人申请的EP 98 121 518.9中描述了这样的一个合并器。基本上，在图2-2中的合并器3-2包括m个加法器ADD5，m个触发器FF5以及m个触发器FF6。触发器FF5的输出端分别被耦合到加法器ADD5的输入端，加法器ADD5还接收一个相应的多路复用器MUX的输出端，该多路复用器MUX也被提供m次。类似于图2-1中，如果图2-2中4个信道(例如1，2，3，4或n－3，n－2，n－1，n)要被再一次合并在每个扇区载波上，那么各个加法器ADD5和各个多路复用器MUX必须操作在四倍的码片速率CLK上，以便在单个码片周期1/CLK中增加相应四个信道的每一个的一个加权码片。因此图2-2中的限制因素是加法器的最高工作频率。
图2-2的合并器3-2提供比合并器3-1更多的灵活性，例如由于每一扇区载波用合并8个信道代替4个信道，加法器ADD5可以以两倍的速率(即8*CLK)操作，并且MUX可以被提供8个输入来代替4个输入，同时在合并器3-1中将需要进一步分级的相加级。然而，灵活性问题，即，例如1只可被用于输出端sc－1，同样存在。
图2-3表示提高灵活性的一种合并器3-3。在图2-3中的电路是如图2-1所示的电路的改进。在图2-3中，合并器3-3包括在相应的加法器ADD3的每个输入端处的若干多路复用器MUX。对于每个扇区载波，例如扇区载波sc－1，加法器ADD3和触发器FF3被提供n/2次，而多路复用器MUX被提供n次。一个控制信号sel被应用到单独的多路复用器MUX，以便允许在单个扇区载波上把预定个数的n个信道相加。如果某些信道未被配置给一个扇区载波，则通过应用到多路复用器的信号sel把它们设置为0。虽然由于合并器3-3允许在任意期望的扇区载波上合并任意输入用户信道，使得图2-3中的电路比图2-2中的更灵活，但是为了实现该电路，还是需要一扩展的硬件。
本发明的目的是提供一种合并器，它可以以一种灵活的方式把一个预定数目的用户信道合并在一个预定数目的载波上而不必使用复杂的硬件。目的的解决方案根据本发明通过一种合并器来解决此目的，该合并器用于把来自一个预定数目n的输入端中的数字数据抽样合并在一个预定数目m的输出端上，所述数字数据抽样具有一个预定比特宽度并且并行地到达所述合并器处，因为数据组分别由以一个预定公共抽样速率CLK来自每个输入端中的一个数据抽样组成，包括k个子处理单元SU1，SU2，…SUi－1，SUi，…SUk，其每一个都包括一个输入寄存器，用于以时钟频率CLK/k对到达的数据组进行下降抽样和存储；以及一个多路复用/加法装置，用于接收存储在所述输入寄存器中的所述数据组并且用于以所述时钟频率CLK/k进行输出，对于所述m个输出的每一个，通过预定的所述存储数据抽样的相加分别形成相加的数据抽样；以及一个选择器，用于以所述公共数据速率CLK从所述子处理单元的所述多路复用/加法装置中周期性地选择由所述m个相加的数据抽样组成的一个相应的输出数据组；并且其中，子处理单元SUi的输入寄存器的抽样相位相对于子处理单元SUi－1的输入寄存器的抽样相位被延迟1/CLK，其中i在2，…K的范围内。
这样的一个合并器提供了两种灵活性，即，每个输入信道可以到达每个输出端并且在一个输出端上要合并的输入信道的数目可以从输出到输出变化。本发明的本质思想是提供多个子处理单元，其每一个在每个第k码片周期(即以速率CLK/k)处被提供一个相应的数据抽样组。在子处理单元中，以比码片速率更高的一个附加抽样速率来执行选择和相加。每个子处理单元的输出是输出(扇区载波)1到m的一个中间下降抽样的结果。选择器读出这些中间结果并把它们交织，以便以码片速率CLK形成一个结果。
因此，代替象在图2-3中提供大量的多路复用器，本发明的基本概念是提供子处理单元k次，同时增加子处理单元中的处理速率。因此，灵活性被保持而硬件复杂度被最小化。因此，可以降低硬件成本。优选实施例在子处理单元中的每个加法器最好可以包括一个第一加法器寄存器，接受由所述多路复用器以所述时钟频率OS*CLK所选择的所述抽样；和一个相加单元，把来自所述第一加法器寄存器的输出和来自加法器多路复用器的输出作为输入进行接收，并且把所述输入的相加抽样输出给一个第二加法器寄存器，该第二加法器寄存器以所述时钟频率OS*CLK接受所述相加抽样，所述加法器多路复用器把来自所述第二加法器寄存器的输出和一个数字″0″信号作为输入进行接收，类似于如图2-2所示的加法器。
在从属权利要求中列出了本发明另外的优选实施例。在下文中，将参考本发明的优选实施例描述本发明。可是，应当指出，在说明书中公开的教导不局限于当前被认为是本发明最佳方式的特别优选实施例。即，在说明书、附图以及权利要求基础上的本发明的各种修改和变化是可能的。特别地，本发明可以包括这些实施例其由已经在说明中分别描述和/或在附加的权利要求中列出的特征的组合所产生。
应当指出，在附图中相同的参考数字表示在各处相同的或者类似的部分。在下文中，将参考图3描述本发明的原理。发明原理图3表示按照本发明原理操作的一个合并器CMB的原理方框图。应该注意，图3和随后的图是指一个CDMA通信系统，其中，如图1所示，数字数据抽样是来自扩展器/功率加权单元2的相应加权码片输出。然而，本发明可以被应用到任何其他应用中(例如一个瑞克接收机中)，其中来自多个输入的数字数据抽样要以一种非常灵活的方式被合并在若干输出上。
如图3所示，数字数据抽样，例如加权码片(每一组具有一个预定比特宽度，如下说明)在所述合并器CMB处并行地到达。在图3中，一个″加权码片组″表示例如在t0和t1之间到达的抽样。因此，一组加权码片精确地由n个加权码片组成，即每一信道一个码片。如参考图1所说明的，加权码片的数据组以一个预定公共抽样速率(码片速率)CLK到达。应该理解，在CDMA系统中，每个加权码片由一个预定数目的比特组成。加权码片组以码片速率按照一种特定的方式被应用到子处理单元SU1，SU2，…，SUk。总的来说，对于所有子处理单元，有k个子处理单元SU1，SU2，…，SUk和一个选择器M3被提供。正如用选择器M3右边的模块″出(out)″所表示的，来自合并器CMB的输出″出″是m个扇区载波的m个相加(合并)加权码片。来自选择器M3的输出也具有与码片速率相等的速率。
在图3中，在左边的模块″入″中的每个小正方形框对应于每个信道的一个加权码片，而在选择器M3右边的模块″出″中的小正方形框对应于相加的数据抽样，即一个预定数目的数字数据抽样，即对于每个扇区载波已经以每个输出时钟周期1/CLK合计了一个预定数目的信道。虽然在左边正方形框和在右边正方形框使用的阴影线是相同的，但是应该理解，在右边的框对应于相加加权码片，然而在左边的框对应于每一信道的单个加权码片。
正如在子处理单元SU1的右边用箭头所表示的，每个子处理单元计算m个扇区载波的数字数据抽样的合并。即，对照于如图2-1、图2-2和图2-3所示的现有技术的合并器，在图3中本发明的合并器中，没有哪个硬件(甚至部分硬件)是特别专用于一个特定的扇区载波。可是，有一个硬件子处理单元计算所有扇区载波的输出值(相加的数字数据抽样)。因为一个这样的子处理单元不能以码片速率产生所有结果，所以在下降抽样输入序列上工作的k个子处理单元被使用以便获得更多时间来在一个子处理单元内按顺序计算所有扇区载波的结果。对于一组加权码片，在已经计算出一个子处理单元内的所有m个结果之后，即对于从预定用户信道采集的一组数字数据抽样，选择器M3转换相应于这个子处理单元的所有结果，并输出一组m个数值。在精确的一个码片周期之后，选择器M3读出来自下一子处理单元，例如子处理单元SU2的所有结果。如在选择器M3右边的模块″出″中所示，结果是在码片周期tk-tk＋1中，子处理单元SU1输出它的结果，即所有的m个扇区载波的相加加权码片。这接着是在下一码片周期中来自子处理单元SU2的输出，并且这继续直到子处理单元SUk在以t2k－1开始的时钟周期中输出它的结果为止。正好在读出来自子处理单元SUk中的数据末端处是子处理单元SU1，它已经完成了它的选择和下一组加权码片的相加处理，因此在以t2k开始的码片周期中再一次读出子处理单元SU1。
正如之前说明的，该处理被因此分配给k个子处理单元，不过其必须操作在一个更高的(即附加抽样)速率上。所以，没有子处理单元专用于一个特定的信道。相应地提供子处理单元SU1，SU2…，SUk用于合并所有扇区载波相应的加权码片，并且选择器M3执行子处理单元的一个周期读取。人们可以说每个子处理单元专用于以比码片速率低k倍的一个速率来合并信道，并且以这个降低的速率产生所有扇区载波的输出，即，SU1用于码片周期tk-tk＋1，t2k-t2k＋1等等，SU2用于以tk＋1，t2k＋1等等开始的码片周期。
为了选择器M3可以分别访问或者读出在相应的码片周期中的相应的子处理单元SU1，…SU2，…SUk，子处理单元必须以一个更高的速度运转，以便在最坏情况下每个子处理单元也能够产生每一k/CLK周期(即不是每一1/CLK周期)m个相加加权码片，该m个相加加权码片由来自所有n个信道的加权码片的相加而来。
因此，如果n表示信道数，而k表示子处理单元数，那么对于每个子处理单元内的相加过程，必须使用OS＝n/k的一个附加抽样速率OS。这用表示在每个子处理单元上面的数据组的矩形模块b11、b12、b2、b3来表示。即，相应的加权码片组必须被保存k个码片周期，即用于输入并保持新数据在子处理单元中的时钟速率为CLK/k，如果CLK表示在输入端处的码片速率的话。由于选择器M3周期性地读出来自k个子处理单元的数据，所以很清楚，子处理单元对于k个码片周期内的n个输入码片和m个扇区载波必须完成它们的数据值合并(相加)。
即，由于每个子处理单元必须以CLK/k的速率(为了计算m个结果)相加至多n个加权码片，所以它的加法器必须以n*CLK/k(即以OS*CLK)操作。即，决定性的不是结果数目而是所有结果一起所需要的相加的总数。
例如，在时间周期t0-tk内，执行模块b11中的空白正方形框的所有加权码片的相加及保持。只有k个码片周期之后，在子处理单元SU1中，下一组码片(纵向阴影线b12)需要被处理，因为k－1个另外的子处理单元关心以t1…tk－1开始的码片周期中的码片相加(左右阴影线的正方形框)。这个操作被子处理单元SU2等等接管，直到码片周期tk－1，在其中数据由子处理单元SUk合并。因此，相应的模块b11、b12、b2、b3分别表示输入数据被保存时钟CLK的k个脉冲。另外也很清楚，由于在周期t0，t1，t2…tk－1，tk处按顺序到达的数据组，在子处理单元SUi中的一个处理的启动相对于以前的子处理单元SUi-1被推迟正好一个码片周期。
如用模块bpipe所表示的，在处理单元内按顺序产生每个扇区载波的结果。即，首先计算出第一扇区载波1的相加加权码片，其中对于需要的信道按顺序执行该相加。随后，产生第二扇区载波的相加加权码片。由于第二扇区载波的处理只可在第一扇区载波的处理已经结束后才能启动，所以每一扇区载波的处理被延迟，如模块bpipe中所示。可是，当下一组码片到达时，所有的m个结果被准备好，以便第一子处理单元SU1可以再一次与以tk开始的加权码片的处理再次开始。因此，本解决方案是基于一种延迟的流水线处理和选择器M3周期性的读取。此方法非常有效地使用处理性能因此降低了硬件成本。
应当指出，在每个子处理单元内的扇区载波的处理顺序是十分灵活的。只有一个限制存在，即，每个加权码片只可被加到一个扇区载波输出上。
此外，应当指出，可以自由地选择子处理单元k的数目。当然，在每个OS*CLK周期，一个信道可以依靠附加抽样速率OS来被处理。例如，如果附加抽样速率OS＝8并且信道数n＝24，那么k＝n/OS＝3个子处理单元将以OS*CLK＝8*CLK的一个处理速度在内部使用。
因此，人们可以说一个输入装置IM以码片速率向所有的子处理单元SU1、SU2、SUk输入加权码片组(数字数据抽样组)。在以系数k下降抽样之后，每个子处理单元然后使用OS*CLK的处理时钟以下降抽样速率来计算m个相加加权码片组。选择器M3以公共码片速率CLK周期性地读出来自子处理单元的相加加权码片组。一个输出装置OM输出相应的数据组。
根据本发明从图3中的合并器CMB上面的说明中可以理解，这里有这样的灵活性如果需要的话，可向每个扇区载波提供(以码片速率)由一随机数目的信道的输入加权码片的任意组合所得到的(即来自所有的n个信道的)相加加权码片。另一方面，只需要以更高的OS*CLK速率操作的k个子处理单元。因此，所必需的硬件数量被大大减少同时充分地提供灵活性来把任意信道与任意其他信道合并在随机的扇区载波上。
此外，通过如本发明所述的合并器可获得下列优点1.达到为每个扇区载波分配一个可变数目的用户信道的灵活性。这是网络运营者很需要的，以便能够配置可用信道数来适合预期的业务情形(高速公路<＝>山脉)。
2.提供向一个扇形载波临时增加更多信道的灵活性，正如介绍中所解释的，运营者所需要来在不同的时间处理不同的业务负载的某些事情(例如假日期间，附近的基站的修理，交易费用，…)。
3.向任意给定扇区载波提供随机信道子集的任意组合以便在一个给定时刻，由于预见或预知的业务梯度，信道可以从另外一个扇区载波被切换的灵活性。
4.元件重复使用很高结果导致非常小的硬件成本。与图2-3中的解决方案相比，至少85％的硬件可以被节省。
5.为顾客形成一个通用的硬件是可能的。即，硬件可以由顾客他自己/她自己根据他的/她的需要来定制。这降低了生产商成本，因为在生产中的较小差别和较小的用户化将是必要的。
在下文中，在图4中说明并讨论了如图3所示的合并器CMB的一个更具体的方框图，而在图5中说明了如图4所示的子处理单元SUk的具体电路结构。本发明的第一实施例如图4所示的合并器CMB，把来自一个预定数目的n个信道(例如用户信道，1，2，…n)中的数字数据抽样合并到一个预定数目的m个输出之上，例如一个数字无线通信系统的扇区载波sc－1，sc－2，…，sc－m。这些信道也可能是预添加的信道。例如，在一个实际配置中，到合并器的n＝24个输入信道的每一个可以由32个预添加的信道构成，即1＝ch1＋ch2＋…ch32；2＝ch33＋ch34＋…ch64等等，在此″ch″表示一个特定的用户信道。
数字数据抽样具有以比特表示的一个预定比特宽度并且并行地到达所述合并器处，因为数据组分别由在一个预定公共数据抽样速率CLK上的n个数据抽样组成。即，在每个时间固定点″tk″处，n个数据抽样属于n个信道到达。这里提供k个子处理单元，其中子处理单元SUk如图4所示。一个输入装置IM以所述公共数据速率CLK向所述k个子处理单元的每一个输入数据组。
如图4所示，所述子处理单元SUk的每个包括一个输入寄存器R2k，用于以时钟频率CLK/k存储数据组。一个多路复用器M1k被提供用于以时钟速率OS*CLK从存储在每个所述m个扇区载波的所述输入寄存器中的一个相应的数据组中按顺序选择一个预定数目的数据抽样，在此OS是附加抽样因子并且k＝n/OS。从控制单元CL(表示在图5中)中，多路复用器M1k接收一个选择信号sltk，它表示要被合并的信道。
提供一个加法器ADDk用于为所述m个扇区载波的每一个以所述时钟速率OS*CLK把所述选择的数据抽样加到相应的相加的数据抽样(相加加权码片)中。输出寄存器F1k被提供来为所述m个扇区载波存储包括所述m个相加的数据抽样在内的一个输出数据组。
通常，在上面参考图3已经描述了的选择器M3，以所述公共数据速率CLK从所述子处理单元相应的输出寄存器中周期性地选择一个相应的输出数据组。输出装置OM在所述扇区载波SC－1，…SC－m上以所述公共数据速率CLK输出所选择的数据组。
虽然图4中没有表示，但是子处理单元SUk当然被提供k次，而输入装置IM、选择器M3和输出装置OM只提供一次，参考图5将进一步解释。
如图4所示，由n个数据抽样组成的每个相应的数据组以时钟速率CLK/k被保存在输入寄存器R2k中。由于多路复用器MUX并且特别是加法器以时钟频率OS*CLK(在此OS＝n/k)操作，所以对于m个扇区载波按顺序把所有的输入加权码片相加是可能的。子处理单元内的定时根据最坏情况方案来调整，即对于一个扇区载波，相加加权码片可以由来自存储在输入寄存器R2k中的n个信道中的所有n个输入加权码片的相加组成。即，最坏情况方案是把所有的1到n加到一个扇区载波上。因此，所有其他扇区载波给出数值0(则一个特定的输入信道i只可通往一个确定的扇区载波scj而不能多于一个)。
如果某些相加加权码片只包括一个较小数目的输入加权码片的相加，那么结果当然可以被存储在前面的中间输出寄存器F1k中。可是，这样毫无问题，因为选择器M3只以速率CLK/k访问输出寄存器F1k，这样致使在输出寄存器中的早先存储值在选择器M3的必要的读取定时之内。
此外，如图4所示，每当对于一个给定扇区载波已经结束数据抽样的相加时加法器ADDk就必须从控制单元CL(表示在图5中)接收一个复位信号rstk。即，每个k个码片周期，加法器至多复位m次(例如，如上面解释的最坏情况方案中，如果所有m个扇区载波都被使用的话)。输出寄存器F1k在它应该存储或读出一个具体数据组时，从控制逻辑CL接收一个存储信号strk。
输入寄存器R2k是必需的，因为必须把来自输入装置IM中的数据值输入保持可用于比码片周期更长的一段时间。否则，多路复用器MUX不能灵活地选择要被加到一个扇区载波上的来自所有n个信道的所有加权码片。多路复用器MUX执行码片数据的选择，加法器ADDk执行由多路复用器MUX按顺序选定的所有码片数据的顺序相加。正如在上面所解释的，输出寄存器是必需的，因为结果(相加码片值或者相加数字数据抽样值)可以在先前用于不是所有的n个码片被加并分配到一个扇区载波上时的情况中。
在下文中，参考图5将描述如图4所示本发明的合并器CMB方框图的更明确的电路配置。
子处理单元的示例正如参考上面的图4所说明的，输入数据组(一个CDMA系统中的加权码片组)以码片速率CLK到达合并器CMB。每个数字数据抽样(每个加权码片)首先被存储在输入装置IM中，在图5中它由一个寄存器R1构成。如图5所示，存储以码片速率CLK发生。每个数字数据抽样具有以比特表示的某个比特宽度而输入装置R1包括一组寄存器，在此寄存器的数目相应于n，即对于n个输入信道要存储n个字的比特宽度in_bit(每一信道的in_bit)。这里有n个寄存器R1，因为n个输入信道输入分别加权的码片或者通常的数字数据抽样。
正如在上面所说明的，在子处理单元SU1，SU2，…，SUk中的处理利用相对于CLK的附加抽样因子OS而发生(例如CLK＝4MHz，OS＝8)。因此，子处理单元被提供k＝n/OS次。考虑n＝24并且OS＝8的示例在每个OS*CLK周期，可以处理一个信道。为了处理一个子处理单元内的所有信道，需要24个OS*CLK速率周期。由于新的加权码片组以速率CLK到达，所以这些必须被存储在另外一个子处理单元处。在CLK的n/OS周期处，所有扇区载波的结果在一个子结构内被计算出。因此，需要总数为k＝24/8＝3的子处理单元来处理一个子处理单元内部的所有信道。
因此，寄存器R1的内容以码片速率CLK改变。正如在上面所说明的，在每个子处理单元SU1，SU2，…，SUk内，相应的加权码片的可用时间必须长于码片周期。因此，以速率CLK/k向输入寄存器R21，R22，R2k提供输入值，在此应该理解，每一输入寄存器R2也具有以比特表示的一个预定比特宽度。然而，每当一组数据值到达时，都把它们并行地应用到每个子处理单元SU1，SU2，如图5所示，唯一区别是，有下一较高索引的子处理单元以一个码片周期1/CLK的延迟启动其处理。因此，相对于子处理单元SUi－1的输入寄存器R2i－1的抽样相位，子处理单元SUi的输入寄存器R2i的抽样相位被延迟1/CLK。寄存器R2，最好实现为触发器，具有CLK/k的速率，其中具有下一个索引的子处理单元被延迟一个时钟周期，如图3中所示。例如，如果在上面说明的相同数值被使用，那么由于这里有k＝3个子处理单元，所以每个寄存器组R21，R22…必须具有一个CLK/3的速率。
第一子处理单元的多路复用器M11按顺序把信道转接，其中，对于每个扇区载波，信道(更具体地说，它们相应的单一的加权码片)必须被连续地累计。来自控制单元CL中的选择信号sltk向相应的多路复用器指示要被合并的信道的索引。即，sltk不指示多少信道将被相加，而是指示哪个信道将被转接。
即，多路复用器M11(以及另一个多路复用器从控制逻辑CL中接收一个选择信号slt1以便从保存在输入寄存器R21中的那些值中连续地选择数据值。当然，多路复用器也增加了信道的比特宽度。由于加法器在它的输入端处必须具有一个固定比特宽度，并且在最坏情况中所有的信道彼此相加，在此结果转发到一个扇区载波，比特宽度可以增加到外面的比特(out bit)＝/(1d(n(2in bit－1))\，其中，/x\表示选择等于或大于x的最小整数值的最高限度操作。如果以二进制补码表示的加权码片的值为负，则多路复用器M11预先设置逻辑“1”给最高有效位，否则设置为零。
例如，当in_bit＝3并且4具有值-2时，那么使用3比特的2的二进制补码为010。转化此产生101，然后加1给出110-2。当out_bit＝5而4具有值-2时，那么2的二进制补码使用5比特为00010，转化此产生11101然后，加1给出111102。即，为了把保存在寄存器R2(110)中的3比特展开为5比特，比特位置4，5必须填充一。在最高有效位处一个负值总是可识别(在这里为第3比特)。如果这个值为1(＝负数)，这意味着在前面的比特位置4，5被设置为1。如果替换地，最高有效位为0(＝正数)则在前面的比特位置4，5被设置为0。
如图5所示，多路复用器M11与相应寄存器相连接，该相应寄存器并行地存储来自相应信道1，2，…，n中的相应的输入加权码片值，然后依靠选择信号slt1分别地输出单个选定的加权码片。
如图4所示的加法器ADDk，包括一个第一加法器寄存器R31，R32…，接受由所述多路复用器以所述OS*CLK时钟频率选定的所述抽样；和一个相加单元SUM1，SUM2…，把来自所述第一加法器寄存器中的一个输入和来自一个加法器多路复用器MUX，M21，M22…中的一个输出作为输入进行接收，并且把所述输入的相加抽样输出到一个第二加法器寄存器R41，R42，…，该第二加法器寄存器以所述OS*CLK时钟速率接受所述相加抽样，所述加法器多路复用器把来自所述第二加法器寄存器R41，R42，…中的一个输出和一个数字零信号作为输入进行接收。此外，加法器多路复用器MUX接收来自控制逻辑CL中的一个复位信号rstk(rst1，rst2，…)。基本上，M11，R31，SUM1，R41和M21的组合是按照在上面提及的欧洲专利申请EP 98 121 518.9中公开的合并装置，在此通过参考把该欧洲专利申请结合在本申请中。
如图所示5，在相应的多路复用器M1之后的寄存器R3具有一个OS*CLK的附加抽样速率。在每个OS*CLK周期处，一个特定信道的另外一个加权码片被存储，在此信道标引的顺序将由控制逻辑依靠选择信号sltk(slt1，slt2，…)来固定。在R3之后的电路基本上是一个累加器结构，具有向加法器的其他输入线转换数值0的可能性。现在在每个子处理单元内通过把转接的加权码片相加来按顺序计算出每个扇区载波的结果。当对于一个扇区载波计算出一个新的结果时，在M2的帮助下把一个零值切换到加法器的第二输入线。这意味着对于这个扇区载波必须计算出的第一信道与0相加。这被存储在R4中，R4以相同的附加抽样速率OS*CLK来驱动。现在，这里有反馈这个结果并将其与n到1的多路复用器M1所选定的下一个信道相加的可能性。当对于一个扇区载波获得一个结果时，控制逻辑向构成如图4所示的子处理输出寄存器F11的触发器F1之一给出一个启动信号。其后，利用累加器结构可以计算出另外一个扇区载波的结果。
当对于一个子处理单元内的每个扇区载波计算出所有的结果，并且它们都被存储在所述触发器F1中时，由多路复用器M3把它们转接到以码片速率再一次操作的寄存器组R5。触发器F1构成如图5所示的加法器输出寄存器F1k。寄存器R5相当于如图4所示的输出装置OM。
平行地，如图3所示，下一组加权码片(数据组)由第二子处理单元SU2以同样的方式处理(子处理单元SU2不等到子处理单元SU1已经完成它的操作和计算以后)。因此，这个子处理单元的控制信号基本上是相同的。很重要的是要注意在下一个子处理单元中的处理被延迟一个CLK周期，因为在第一组加权码片之后一个CLK周期才存储第二组加权码片，并且以相同的顺序处理之(应该注意，顺序在这里是指多路复用器M1转接加权码片的序列)。对于一个扇区载波，以码片速率提供一个连续的合并的输出数值流，其中每个输出数值包括在相同的时刻到达的一个或多个输入抽样的组合，如图3所示。
在触发器所有上面的例子中，应该理解，″触发器″表示以某个时钟速率计时的一个元件。一启动信号通过下一个有效时钟边缘引起触发器的输入的存储。
即，在图5中，把数据组分别地存储在输入寄存器R2中一段相应于时钟频率CLK/k的时间周期。多路复用器M1依靠控制单元CL的选择信号sltk来执行码片顺序选择(数字数据抽样)。由寄存器R3、加法器SUM、寄存器R4和多路复用器M2组成的相加结构操作来把按顺序选定的加权码片数值加到单个合并的(相加)加权码片值中，它然后被提供给相应的扇区载波，即提供给为这个具体的扇区载波提供的相应的触发器F11。对于一个给定输出不论何时启动该相加处理时，多路复用器M21都响应于复位信号rst1，转接一个″0″值，然后将其应用到相应的相加单元SUM1。
图5中的合并器CMB的电路允许在每个子处理单元中信道的灵活合并，因为寄存器R1把数据组并行地应用到相应的输入寄存器R21、R22等等中。寄存器R3、SUM、R4的相加结构和多路复用器M2按照已知原理进行操作，即为有关的扇区载波按顺序来把所有的码片值相加。
应该强调的是如本发明所述的合并器还可以被应用到复数值输入上。在这样一个应用中，如图3到5所述的合并器可以被实现两次(输入的实部一次以及虚部一次)，其中对于两个合并器，控制信号sit、rst和str是相同的。可替代地，人们可以构造具有两倍输入和两倍输出的一个合并器。在下面参考图6和7描述这样一个设备。本发明的第二实施例除了如参考图4、5所说明的在CDMA发射机中使用如本发明所述的合并器之外，该合并器还可以被应用到CDMA接收机上，特别是应用到所谓的瑞克接收机(例如，参见K.D.Kammeyer″Nachrichtenübertragung(信息传输)″，B.G.Teubner，第二版，1996，第658-672页)。
图6表示一个瑞克接收机的功能方框图。基本上，它包括数目为L的所谓瑞克分支RF1，RF2，…，RFL，一个合并器RADD以及一个接收单元REC。在每个瑞克分支中，以码片速率抽样的接收的复数基带信号RC在第一乘法器m1，m2…mL中与一适当延迟的信道特定的伪噪声序列PN(d1)，PN(d2)，…PN(dL)相乘，在加法器SUM1，SUM2，SUML中加在PN序列的周期之上，并且在第二乘法器m1’，m2’…mL’中与一估计信道系数 ， ， 相乘，在此，星号表示复数结合。在每个瑞克分支中不同的延迟d1，d2，…dL被用于与PN序列相乘。合并器RADD把来自瑞克分支的所有输出x1，x2…xL合并到接收单元REC的输入Y。
应该理解，图6表示单个信道接收所必需的功能块。实际上，许多信道需要被接收。在这种情况下，对于每个信道，需要一组瑞克分支以及一附加的合并器。在图7中，第j个信道的第i个瑞克分支被表示为RFij，同时第j个相加节点用RADDj表示，在此i＝i，…，L而j＝1，…，P。每个合并器RADDj的任务是把预定的瑞克分支输出X1j，X2j，…xLj合并(相加)到单个输出信号yj中。因此，一起考虑所有的加法器RADD1，RADDp，整个合并器RADD的任务是将预定的L*P个输入合并到总数为P的输出。
通过本发明中所建议的合并器可以有利地解决这个任务。然而，依靠所使用的调制方案，RADD的输入和输出可以是复数值，所以输入xij和输出yj的实部和虚部相当于本发明合并器的分开的输入和输出。把图7和3-5进行比较，在合并器相应的输入和输出与输入和输出相应的数目之间存在下列对应Re{x11}＝1Re{y1}＝sc12LP＝nIm{x11}＝2Im{y1}＝sc22P＝mRe{x21}＝3.
Im{x22}＝4.
. .
. Re{yp}＝sc(2P－1). Im{yp}＝sc2PRe{xL1}＝2L－1Im{xL1}＝2L.
.
.
Re{xLP}＝2LP－1Im{xLP}＝2LP因此，在上面参考图3-5说明的本发明的合并器可以有利地用于如图6、7所示的瑞克接收机的合并器RADD中。
还应当指出，在本申请中，如本发明所述的合并器可以进一步降低所需要的硬件量。如果在一个实际的应用中，对于每个信道把合并器作为一个分离的硬件来实现(c.f.，图2-1，2-2)，它将必须具有一个高数目的输入(例如L＝8)，因为输入数目将必须相当于最坏情况中所需要的瑞克分支数目。对于P＝32个信道，在这个例子中将需要总共LP＝256个瑞克分支处理单元RFij。另一方面，当任何瑞克分支输出xij可以被合并在任何接收单元RECj上时，根据本发明的合并器通常就是这样，瑞克分支处理单元的总数LP可以由每个信道所需的瑞克分支的平均数L计算出来。对于L＝3，在上述例子中总共256－LP＝256－96＝160个瑞克分支处理单元可以被节省，同时仍然提供向某些接收单元分配平均数L以上的可能性。工业实用性本发明能与任何数字通信系统一起使用，而非只能与利用加权码片用于合并来自相应的用户信道的数据的一个CDMA通信系统一起使用。也就是说，本发明可以被用于为了获得相加输出需要以灵活的方式把若干输入相加的任何装置中。特别地，而非限制地，数字无线通信系统是一种CDMA无信通信系统，所述数字数据抽样是由所述CDMA系统的一个CDMA基站收发信机BTS的一个扩展/功率加权单元输出的加权码片，而所述输出或载波是为所述CDMA系统的扇区分别提供的扇区载波。
因此，本发明可被用于需要多个用户信道的数字数据必须被合并在m个扇区载波的一个预定扇区载波上的所有的数字通信系统。
上面所描述的只是一个特定的优选实施例，但本发明不是局限于在说明书和权利要求中所公开的内容。即，在如附加权利要求所定义的本发明内可以进行各种修改和改变。
在权利要求中的参考数字只是用于说明，而不会限制这些权利要求的保护范围。
权利要求
1.一种合并器(CMB)，用于把来自一个预定的n个输入(1，…，n)的数字数据抽样合并到一个预定的m个输出(sc－1，sc－2，…sc－m)上，所述数字数据抽样具有一个预定比特宽度(in_bit)，并且作为以一个预定公共数据速率CLK(CLK，t0，t1，…，tk－1，tk)分别由来自每个输入的一个数据抽样组成的数据组并行地到达所述合并器，该合并器包括a)k个子处理单元SU1，SU2，…，SUi－1，SUi，…，SUk，其中的每个包括a1)一个输入寄存器(R21，R22，R2k)，用于以一个时钟速率CLK/k对到达数据组进行下降抽样和存储；和a2)一个多路复用/加法装置(M1k；ADDk，R3k，SUMk，R4k；F1k)，用于接收存储在所述输入寄存器中的所述数据组以及对于所述m个输出的每一个以所述时钟速率CLK/k用于输出分别由预定的所述存储数据抽样的相加形成的相加数据抽样；以及b)一个选择器(M3)，用于以所述公共数据速率CLK从所述子处理单元的所述多路复用/加法装置中周期性地选择由所述m个相加数据抽样组成的一个相应的输出数据组；并且c)其中，相对于子处理单元SUi－1的输入寄存器的抽样相位，子处理单元SUi的输入寄存器的抽样相位被延迟1/CLK，在此i＝2，3，…，k。
2.如权利要求1所述的合并器(CMB)，其特征在于一个输入装置(IM；R1)被提供用于以所述公共数据速率CLK(CLK，t0，t1，…，tk－1，tk)把所述数据组输入给所述k个子处理单元的每个所述输入寄存器。
3.如权利要求1所述的合并器(CMB)，其特征在于每个多路复用/加法装置包括-一个多路复用器(M11，M12，M1k)，用于对于所述m个输出的每一个，以时钟速率OS*CLK按顺序选择所述预定的所述存储数据抽样，在此OS＝n/k是附加抽样因子；-一个加法器(ADDk)，用于对于所述m个输出的每一个以所述时钟速率OS*CLK，把所述选择的数据抽样加到所述相应的相加数据抽样中；以及-一个输出寄存器(F11，F12，F1k)，用于对于所述m个输出存储包括所述m个相加数据抽样在内的一个输出数据组。
4.如权利要求3所述的合并器(CMB)，其特征在于所述选择器(M3)从所述子处理单元的所述相应的输出寄存器中选择所述输出数据组；以及一个输出装置(OM)被提供用于以所述公共数据速率CLK(CLK，t0，t1，…，tk－1，tk)在所述输出(SC－1，…，SC－m)上输出所述选定的输出数据组。
5.如权利要求3所述的合并器(CMB)，其特征在于每个加法器(ADDk)包括一个第一加法器寄存器(R31，R32)，以所述时钟速率OS*CLK接受由所述多路复用器选择的所述抽样；以及一个相加单元(SUM)，把来自所述第一加法器寄存器的一个输出和来自一个加法器多路复用器(MUX，M21，M22)中的一个输出作为输入进行接收，并且把所述输入的相加抽样输出给一个第二加法器寄存器(R41，R42)，该第二加法器寄存器以所述时钟速率OS*CLK接受所述相加抽样，所述加法器多路复用器把来自所述第二加法器寄存器(R41，R42)中的一个输出和一个数字″0″信号作为输入进行接收。
6.如权利要求1所述的合并器(CMB)，其特征在于所述数字数据抽样是由一个CDMA无线通信系统的CDMA基站收发信机(BTS)的扩展/功率加权单元(2)输出的加权码片，并且所述输出是分别提供给所述CDMA系统的扇区的扇区载波。
7.如权利要求1所述的合并器(CMB)，其特征在于所述输入(1，…，n)是用户信道和/或预添加的信道，而所述输出是数字通信系统的载波。
8.如权利要求1所述的合并器(CMB)，其特征在于所述输入(1，…，n)是一个瑞克接收机的瑞克分支(RF1…RFL)的输出(x11…xL1；x12…xL2；x1p…XLP)，而所述输出(sc－1，sc－2，…sc－m)是所述瑞克接收机相应的接收单元的输入。
全文摘要
一种合并器(CMB),包括多(k)个子处理单元(S1,S2,Sk),其每一个用一个较高的处理速率合并来自输入数据组中的数字数据值。单个选择器(M3)被用于周期性地读出来自相应的子处理单元(SU
文档编号H04B1/707GK1335026SQ99816260
公开日2002年2月6日 申请日期1999年12月16日 优先权日1998年12月18日
发明者R·D·库克拉, B·多特韦克 申请人:艾利森电话股份有限公司