用于接收器均衡适配的系统和方法
【技术领域】
[0001 ] 本发明总地涉及数据通信。更具体而言，本发明涉及用于高速数据链路的电路系统(circuitry)。
【背景技术】
[0002]高速数据链路被用于在系统中的设备之间传送数据。在这种高速数据链路的数据速率日益增高下，已开发出串行接口协议。
【发明内容】
[0003]一个实施例涉及一种使接收器适配输入数据信号均衡的方法。可变增益放大器(VGA)回路使用初始阈值电压适配VGA电路，从而调节VGA增益设定，以调整馈入判定反馈均衡(DFE)电路的数据振幅。此外，DFE适配回路可使用初始阈值电压适配DFE电路。当完成VGA的适配时，冻结VGA增益设定，并且可通过阈值适配回路执行阈值电压的适配。
[0004]另一实施例涉及一种用于接收器均衡适配的系统。该系统包括:DFE适配电路模±夹，其适配接收器的DFE电路；CTLE适配电路模块，其适配接收器的CTLE电路；以及阈值适配电路模块，其适配馈入DFE适配电路和CTLE适配电路的阈值电压。该系统可进一步包括:VGA适配电路模块，其适配VGA电路。
[0005]还公开了其它实施例和特征。
【附图说明】
[0006]图1描绘了根据本发明实施例的用于接收器的例示性轮系(wheel-train)RX EQ适配引擎；
[0007]图2为根据本发明实施例的适配接收器均衡器的例示性方法的流程图；
[0008]图3描绘了根据本发明实施例的轮系适配引擎的各个方面；
[0009]图4A描绘了根据本发明实施例的适配回路带宽之间的关系；
[0010]图4B描绘了来自RX EQ适配系统的模拟的结果，以说明根据本发明实施例的适配回路带宽之间的关系；
[0011]图4C描绘了根据本发明实施例的自适应均衡前后的输入信号的例示性眼图；
[0012]图5为根据本发明实施例的VGA适配方法的流程图；
[0013]图6为根据本发明实施例的初始化程序的流程图；
[0014]图7为根据本发明实施例的符号-符号(sign-sign)LMS程序的流程图；
[0015]图8A为根据本发明实施例的描绘VGA适配到时、收敛和完成条件的示例曲线图；
[0016]图8B描绘了根据本发明实施例的用于确定VGA收敛到时和VGA适配完成的程序的流程图；
[0017]图9为根据本发明实施例的VGA适配延续程序的流程图；
[0018]图10为示出根据本发明实施例的用于CTLE DC适配的例示性数字-模拟转换(DAC)顺序表的图；
[0019]图11为根据本发明实施例的VGA-适配-完成程序的流程图；
[0020]图12为根据本发明实施例的用于触发VGA适配的流程图；
[0021]图13为根据本发明实施例的使用迫零最小均方(ZF LMS)程序进行CTLE AC适配的方法的例示性实施的流程图；
[0022]图14为描绘根据本发明实施例的CTLE前后的110模式信号的图；
[0023]图15为根据本发明实施例的确定CTLE适配完成状态的CTLE AC到时(Time Up)程序的例示性实施的流程图；
[0024]图16A至图16F描绘了根据本发明实施例的例示性CTLE AC DAC顺序图表；
[0025]图17A至图17C描绘了根据本发明实施例的以第一阈值进行错误信号筛选的结果;
[0026]图17D至图17F描绘了根据本发明实施例的使用第二阈值进行错误信号筛选的结果;
[0027]图18A和图18B分别描绘了根据本发明实施例的CTLE AC和DC适配；
[0028]图19为根据本发明实施例的DFE适配方法的流程图；
[0029]图20为描绘根据本发明实施例的固定带宽模式的抽头加权更新的图；
[0030]图21为描绘根据本发明实施例的可变带宽模式的抽头加权更新的图；
[0031]图22为根据本发明实施例的多抽头反馈滤波器的图；
[0032]图23为根据本发明实施例的用于反馈滤波器的固定和浮动抽头的图；
[0033]图24A为根据本发明实施例的用于检测DFE适配收敛的程序的流程图；
[0034]图24B为图示根据本发明实施例的粗分辨率模式和细分辨率模式中的振幅收敛的曲线图；
[0035]图25A为根据本发明实施例的可变带宽DFE适配方法的流程图；
[0036]图25B为图示根据本发明实施例的当错误信号差低于阈值时不发生DFE加权更新的图；
[0037]图26为根据本发明实施例的DFE浮动抽头适配方法的流程图；
[0038]图27为能够包括本发明各方面的现场可编程门阵列(FPGA)的简化部分框图；以及
[0039]图28示出包括FPGA作为若干部件之一并且可采用本发明的技术的例示性数字系统50的框图。
【具体实施方式】
[0040]介绍
[0041]接收器中的高速信号通过信道、封装和硅内插器而经历损失。符号间干扰(ISI)成为高数据速率下的更为重大的问题。由于不同的数据模式以及在如温度、弯曲和振动这样的变化条件下，ISI能够随时间发生变化，这使得问题变得复杂。
[0042]由于ISI的时变性质，有效的接收器(RX)均衡(EQ)方案应经常或频繁地适配变化的信道和数据业务量特性。RX EQ适配可追踪时变ISI以维持信号质量。然而，先前的RX EQ适配方案遭受许多问题和困难。
[0043]例如，一个先前的方案利用两个单独的适配引擎:模拟CTLE (连续时间线性均衡)适配引擎和DFE (判定反馈均衡)适配引擎。
[0044]申请人已确定先前方案的问题和困难包括以下内容。由于输入振幅变化，可向DFE提供有限的均衡。此外，由于向DFE和CTLE应用可能不是数据流的自然平均振幅的固定阈值电压，所以常常出现过度均衡或均衡不足。此外，模拟CTLE适配引擎在对PVT (工艺、电压或温度)变化和失配敏感的模拟滤波器中可具有带宽限制。此外，适配步长对于DFE的适当适配而言可能太粗略，并且用于CTLE的搜索空间也可能太有限。此外，不能进行修正以补偿信道反射。最后，RX EQ适配的模拟可能使用不适当的系统级模拟模型。
[0045]“轮系” RX EQ适配
[0046]本公开内容提供一种RX EQ适配引擎，其克服先前方案中的问题并系统地实现接收器的全面优化均衡。全面优化均衡实现极低的误码率(BER)。
[0047]公开的RX EQ适配引擎使用“轮系”架构(其在某些方面类似于机械表中的轮系)。轮系架构提供彼此交互(即，作为“轮系”的一部分)的多个适配子引擎或回路(即，多个“轮”)。使用这些相互依赖的回路，RX EQ适配引擎可发现最佳的均衡设定。
[0048]图1描绘了根据本发明实施例的具有轮系RX EQ适配引擎130的例示性接收器100。可在集成电路上实施接收器100，并且在一些实施中，接收器100可为收发器电路的一部分。
[0049]如图1所示，接收器100可使用与判定反馈均衡(DFE) 106组合的接收器连续时间线性均衡器(RX CTLE) 102，对串行输入(RX输入)执行均衡，以克服通过传输信道的高频损失。如图1进一步所示，VGA104可位于CTLE 102之后，以向输入到DFE 106的信号提供更为恒定的振幅。将DFE 106的输出提供给时钟数据恢复(CDR)电路108。可将⑶R 108恢复的数据信号(和时钟信号)提供给解串器(Deser) 110。可将解串器110的输出提供给物理编码子层(PCS)电路系统。
[0050]如进一步所示，接收器100可包括眼开(eye-opening)检测器120,其接收DFE106和⑶R 108的输出。眼开检测器120可为用于片上信号质量监控的电路模块,例如,可购自加州圣何塞Altera公司的EyeQ电路模块。眼开检测器120可向RX EQ适配引擎130提供数据，例如指示眼开尺度的信号。
[0051]在图1描绘的例示性实施中，RX EQ适配引擎130包括CTLE适配子引擎132、VGA适配子引擎134、DFE适配子引擎136和阈值适配子引擎138。在本文中，子引擎还称为“回路”，因为其是使用根据本发明实施例的程序性回路来实施的。
[0052]根据本发明实施例，适配回路(132、134、136和138)可彼此交互，从而使RX EQ适配引擎130可发现接收器100的最佳的均衡设定。在例示性实施中，本文描述了回路之间的各种交互。
[0053]图2为根据本发明实施例的适配接收器均衡器(RX EQ)的例示性方法200的流程图。根据步骤202，可将阈值电压Vth设定成初始值，并且可以开始RX EQ适配。具体地，可开始VGA/CTLE-DC适配(回路132)，并且可使用初始Vth开始CTLE-AC适配(回路134和136)。
[0054]根据步骤204，一旦确定完成VGA/CTLE-DC适配，则根据步骤206，可冻结VGA/CTLE-DC设定，并且可将时间间隔tvga设定成零。同样，在步骤206中，可将对DFE和CTLE适配回路(134和136)的参考从固定的初始Vth切换成适配的Vth，并且可通过Vth适配回路138开始Vth的适配。
[0055]根据步骤208，一旦确定Vth适配完成，则根据步骤210，检验适配的Vth是否介于阈值下限Vthl和阈值上限Vthh之间。若适配的Vth低于Vthl或高于Vthh，则方法200可返回步骤202，其中可设定不同的初始Vth。
[0056]否则,若适配的Vth介于VthI和Vthh之间，则根据步骤212,可确定时间间隔tvga是否小于阈值Nraadp。若tvga小于Nraadp，则方法200可返回步骤208，并继续等待，直到自VGA设定被冻结起过去足够的时间。一旦tvga小于NveAadp,则已经过去足够的时间，因此方法200返回步骤202以触发另一 VGA适配。
[0057]图3描绘了根据本发明实施例的轮系适配引擎130的各个方面。这些方面包括涉及两个或两个以上适配回路的例示性交互和触发。
[0058]如方块302所指示，适配引擎130可从使用VGA适配回路132的快速VGA适配开始。快速VGA适配可涉及随着每次步进中更大增益变化的更高带宽设定。
[0059]此外，如方块304所指示，在VGA适配回路132冻结VGA设定之后的预定时间，可触发缓慢VGA适配。缓慢VGA适配可涉及随着每次步进中更小增益变化的更低带宽设定。
[0060]根据方块306，在VGA适配回路132活动时，将固定阈值电压Vth馈入VGA适配回路132、DFE适配回路136和CTLE适配回路134。然而，如方块308所指示，当完成VGA适配时则进行切换，从而将来自阈值适配回路138的自适应阈值电压Vth馈入DFE适配回路136和CTLE适配回路134。因此，阈值适配回路138与DFE适配回路136和CTLE适配回路134两者交互。
[0061]在CTLE适配回路134的执行过程中，频率(AC)上升可达到最大限度。如方块310所指示，此可触发VGA适配回路132以弥补DC损失。因此，CTLE适配回路134与VGA适配回路132交互。
[0062]此外，在阈值适配回路138的执行过程中，可检测到阈值电压Vth在预定