一种基于fpga的vga接口裸眼3d显示系统的制作方法
【技术领域】
[0001]本发明公开了一种基于FPGA的VGA接口裸眼3D显示系统，涉及3D图像处理和图像采集技术领域。
【背景技术】
[0002]3D电影《阿凡达》激起了人们对3D技术的狂热追求，使人们意识到3D显示的巨大市场价值。但是由于长时间配戴眼镜会带来头疼及眼睛疲劳等副作用，因此裸眼3D将成为3D显示技术发展的未来。
[0003]华映光电研制的4.8英寸方向性背光3D显示屏利用了一种照射方向可控制的方向背光技术，能将图像的成像焦点左右快速移动，使得透过LCD的光线已经带有方向性。这种背光组件只需配合刷新率为120Hz的液晶显示面板就可以生成3D影像。其能够实现6位800 X 480 (2D/3D模式)显示，要求输入的为低电压串行LVDS信号。
[0004]然而普通电脑VGA输出的为模拟信号，所以，必须要经过电路转换将VGA输出转换为所需要的LVDS信号。现有技术中惯用的转换电路大多数结构复杂，使用效果不够理想。
[0005]在图像视频系统开发中，常常需要用到存储容量大、读写速度快的存储器。在各种存储器件中，同步动态随机存储器(Synchronous Dynamic Random Access Memory，SDRAM)的价格低、体积小、速度快、容量大，是比较理想的器件。
【发明内容】
[0006]本发明所要解决的技术问题是:针对现有技术的缺陷，提供一种基于FPGA的VGA接口裸眼3D显示系统，利用一个基于FPGA的数据转换和存储系统将VGA输出转换为所需要的LVDS信号。
[0007]本发明为解决上述技术问题采用以下技术方案:
[0008]一种基于FPGA的VGA接口裸眼3D显示系统，包括数据采集模块、模数转换芯片、FPGA芯片、3D显示屏和两块同步动态随机存储器，其中:
[0009]所述FPGA芯片包括ADC接口模块、scaler模块、I2C控制模块、FPGA主控模块、LVDS输出模块、数据位数转换模块和SDRAM控制器；
[0010]所述数据采集模块与模数转换芯片相连接，模数转换芯片的输出端依次经过ADC接口模块、scaler模块、数据位数转换模块、LVDS输出模块后和3D显示屏的输入端相连接，模数转换芯片的输入端和I2C控制模块相连接；FPGA主控模块的输出端和SDRAM控制器的输入端相连接，SDRAM控制器的输出端分别和两块同步动态随机存储器相连接，同步动态随机存储器还和数据位数转换模块相连接；
[0011]数据采集模块采集的模拟信号将发送至模数转换芯片，模数转换芯片将模拟信号转换成对应的数字信号，所述I2C控制模块按照I2C总线时序标准对模数转换芯片的内部寄存器进彳T初始化；
[0012]所述数字信号经过ADC接口模块被发送至scaler模块进行缩放处理，所述scaler模块转换后的RGB数据为800X480个24位数据，其具体的策略为:480行，每一行800个24位数据转换成1200个16位，并且SDRAM每一行为512个数据，将这一行1200个数据转换为450，450，300三行储存，一共需要SDRAM的1800行空间；同时，每一行中24转16位数据的产生规则为:设置一个3位移位寄存器使其产生的地址能够读2次sram数据写3次s dram数据；
[0013]所述SDRAM控制器中，采用2片SDRAM交替缓存:在对第I个SDRAM执行写操作的同时，对第2个SDRAM执行读操作，所述写操作产生SDRAM控制器需要的写时序，将数据存储到SDRAM中，所述写时序包括开始初始化信号、开始写信号和开始预充电信号；所述读操作用以产生输入到SDRAM控制器的控制命令信号，读操作的过程为:在读使能有效时，读状态机发出激活命令，同时给出行地址，同样等待设定的时间到达后，发出读命令字，读出第一笔数据，待数据全部读完之后进行一次预充电命令，所述读操作通过一个计数器产生需要的使能信号Count_en，在Count_en上升沿到来时产生开始读信号，在下降沿到来时产生开始预充电信号，再通过一个状态机产生读操作所需要的命令时序；
[0014]从SDRAM控制器读出的数据经过一个读FIFO实现时钟域的转换，将需要的数据输送给LVDS发送器，最终得到能够在3D屏上显示的图像。
[0015]作为本发明的进一步优选方案，所述模数转换芯片的型号为AD9883A，采样精度为8bit的3路通道，最高采样率为140Msps，模拟带宽为300MB，最高采样分辨率为1280 X 1024，刷新率为 75Hz。
[0016]作为本发明的进一步优选方案，所述FPGA芯片的具体型号为spartan6系列的XC6SLX45，包括43661个逻辑单元，同时还包含了最大2088kb的Block ram模块。
[0017]作为本发明的进一步优选方案，所述两块同步动态随机存储器中，一块用以产生SDRAM控制器需要的写时序，另一块执行写操作，两块同步动态随机存储器交替缓存。
[0018]作为本发明的进一步优选方案，AD转换后像素点频率设置为66MHz。
[0019]作为本发明的进一步优选方案，所述两块同步动态随机存储器的型号均为K4S281632B，单片构成为 2MX16bitX4banks，每个 bank 由 4096 行，512 列的 16bit 存储阵列构成。
[0020]作为本发明的进一步优选方案，FPGA芯片的时钟频率由AD9883A输出，具体的像素时钟为66MHz ；
[0021]SDRAM控制器的工作频率由FPGA内嵌的DCM模块建立，具体的频率为100MHz。
[0022]作为本发明的进一步优选方案，所述写时序包括开始初始化信号、开始写信号、开始预充电信号，上述三个信号分别由场同步信号上升沿、count_en的上升沿、count_en的下降沿产生，进而产生输入到SDRAM控制器的控制命令信号。
[0023]本发明采用以上技术方案与现有技术相比，具有以下技术效果:本发明再配以左右眼各60Hz的两幅图像交替传递，华映4.3英寸裸眼3D显示屏可以显示很好的3D的效果。产品成功解决了 VGA端口和LVDS端口数据不匹配的问题，巧妙的将数据位数转换，SDRAM读写控制时序用状态机实现，简化了程序。将数据采集存储系统成功应用在新的裸眼3D显示屏上，为进一步的研宄奠定了基础。
【附图说明】
[0024]图1是本发明的系统结构框图。
[0025]图2是本发明中功能寄存器的设置。
[0026]图3是SDRAM读写控制设计图。
[0027]图4是SDRAM写时序状态图。
[0028]图5是SDRAM读模块模型图。
【具体实施方式】
[0029]下面详细描述本发明的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
[0030]下面结合附图对本发明的技术方案做进一步的详细说明:
[0031]本发明的系统结构框图如图1所示，所述基于FPGA的VGA接口裸眼3D显示系统，包括模数转换芯片、FPGA芯片、3D显示屏和两块同步动态随机存储器，其中:所述FPGA芯片包括ADC接口模块、sealer模块、12C控制模块、FPGA主控模块、LVDS输出模块、数据位数转换模块和SDRAM控制器；所述模数转换芯片的输出端依次经过ADC接口模块、scaler模块、数据位数转换模块、LVDS输出模块后和3D显示屏的输入端相连接，模数转换芯片的输入端和I2C控制模块相连接；FPGA主控模块的输出端和SDRAM控制器的输入端相连接，SDRAM控制器的输出端分别和两块同步动态随机存储器相连接，同步动态随机存储器还和数据位数转换模块相连接。
[0032]其中，FPGA控制模块起到了核心作用，它作为控制信号产生和处理的中枢对其他外围电路进行实时的监控和管理。其内部包括，seal er模块，12C控制模块、时钟同步模块、数据位数转换模块、SDRAM控制器等模块组成。
[0033]设计中采用XILINX公司spartan6系列的XC6SLX45。XC6SLX45具有43661个逻辑单元，同时还包含了最大2088kb的Block ram模块。该芯片的频率和引脚1等资源都能很好的满足本发明的要求。
[0034]VGA是用于提供图像信号的模拟接口，包括RGB3个模拟信号分量以及行场同步信号，在本发明中，AD转换后像素点频率为800X600X120HZ = 57.6MHz。由于模拟的VGA信号中包含有行、场同步时间和消隐时间，因此实际计算出来的要比57.6MHz还高，这里暂取66MHz ο
[0035]这么高的采样率对模数转换芯片要求很高。这里选用的是AD9883A，它具有采样精度为8bit的3路通道，最高采样率为140Msps，300MB的模拟带宽，可最高采样分辨率为1280 X 1024，刷新率为75Hz的视频信号。AD9883A能够采集多种VGA图像格式，但却不能自动检测图像格式，必须根据实际的指标对内部寄存器进行初始化，初始化过程通过FPGA —个I2C模块依靠AD9883的SDA和SCL两引脚进行，时序符合I2C总线时序标准。
[0036]本发明中功能寄存器的设置如图2所示，由于所采样到的数据分辨率为800*600，并不适合在800*480的屏幕上显示，因此我们必须在行上进行scaler,把600行转换为480行，