因此同步修正部37如通常一样地将基准值1000 μ S设定于第2基准信号生成部31 (该时刻下第2基准信号生成部31不重启)。然后，由于在图3的(9)时刻计数值达到基准值1000 μ s，因此第2基准信号生成部31重启。
[0074]此外，第2基准信号生成部31内置于上述CPU43中，而本实施方式中，并不局限于此，也可以与CPU43分开设置。
[0075]另外，先提及一下，图3所示的同步修正处理中，包含计数值获取部35、同步判断部36、同步修正部37的程序的处理。
[0076]图4示出了从处理器模块Ilb的计数器相比主处理器模块Ila的计数器延迟3 μ s的情况。
[0077]图4中，从处理器模块Ilb的间隔计数部33进行计数，在计数值达到修正处理间隔值的情况下(图4的(I))，生成修正处理开始信号。根据所述修正处理开始信号来开始同步修正处理的准备。
[0078]由于计数值达到基准值，因此主处理器Ila的第I基准信号生成部21每隔1000 μ s输出第I基准信号。从处理器模块Ilb在生成修正处理开始信号后，接收第I基准信号作为中断，并利用软件来启动同步修正处理(图4的(2))。与此同时，从处理器模块Ilb的系统开销计数部34将由该硬件构成的计数器的计数值清零，并重启(图4的(3))。接着，在同步修正处理的准备完成的情况下，在图4的(4)时刻，计数值获取部35从第2基准信号生成部31获取计数值(图4的(5))，并从系统开销计数部34获取计数值(图4的
(6))。
[0079]同步判断部36将由计数值获取部35提供的计数值换算成时间。此处，例如根据第2基准信号生成部31的计数值得到297 μ s，根据系统开销计数部34的计数值得到300 μ S。同步判断部36将两个计数值进行比较，由于两个计数值不同，因此判断为第I基准信号与第2基准信号不同步。
[0080]由于同步判断部36判断为不同步，因此同步修正部37将临时的基准值设定于第2基准信号生成部31，以使得第2基准信号生成部31的计数值与系统开销计数部34的计数值之间的差分被抵消。具体而言，同步修正部37利用“基准值(处理周期)一(系统开销计数部34的计数值一第2基准信号生成部31的计数值)”这一式子求出第2基准信号生成部31的计数值的重启值(复位值)，并将所求出的计数值作为临时的基准值来设定于第2基准信号生成部31。该示例的情况下，临时的基准值为1000 μ s - (300 μ s — 297 μ s)=997 μ so然后，由于在图4的(7)时刻计数值达到临时的基准值997 μ s，因此第2基准信号生成部31重启。也就是说，系统开销计数部34的计数值一第2基准信号生成部31的计数值后得到的值为同步修正值。
[0081]由此，实施方式I中，对于第2循环，能够在与下一个第3循环的第I基准信号的输出时刻大致相同的时刻使第2基准信号生成部31重启。因此，实施方式I能够使第I基准信号与第2基准信号同步。此外，图4的情况下，第3循环以后基准值被设定为1000 μ so
[0082]图5示出了从处理器模块Ilb的计数器相比主处理器模块Ila的计数器提早3 μ s的情况。
[0083]图5中，从处理器模块Ilb的间隔计数部33进行计数，在计数值达到修正处理间隔值的情况下(图5的(I))，生成修正处理开始信号。根据所述修正处理开始信号来开始同步修正处理的准备。
[0084]由于计数值达到基准值，因此主处理器模块Ila的第I基准信号生成部21每隔1000 μ s输出第I基准信号。从处理器模块Ilb在生成了修正处理开始信号之后，接收第I基准信号作为中断，并利用软件来启动同步修正处理(图5的(2))。与此同时，从处理器模块Ilb的系统开销计数部34将由该硬件构成的计数器的计数值清零，并重启(图5的(3))。接着，在同步修正处理的准备完成的情况下，在图5的(4)时刻，计数值获取部35从第2基准信号生成部31获得计数值(图5的(5))，并从系统开销计数部34获取计数值(图5的
(6))。
[0085]同步判断部36将由计数值获取部35提供的计数值换算成时间。此处，例如根据第2基准信号生成部31的计数值得到303 μ s，根据系统开销计数部34的计数值得到300 μ S。同步判断部36将两个计数值进行比较，由于两个计数值不同，因此判断为第I基准信号与第2基准信号不同步。
[0086]由于同步判断部36判断为不同步，因此同步修正部37对第2基准信号生成部31设定临时的基准值，以使得第2基准信号生成部31的计数值与系统开销计数部34的计数值之间的差分被抵消。具体而言，同步修正部37与图4的说明相同地进行计算，求出临时的基准值，并将该临时的基准值设定于第2基准信号生成部31。该示例的情况下，临时的基准值为1000 μ S — (300 μ S — 303 μ s) = 1003 μ S。然后，由于在图4的(7)时刻计数值达到临时的基准值1003 μ s，因此第2基准信号生成部31重启。也就是说，系统开销计数部34的计数值一第2基准信号生成部31的计数值后得到的值为同步修正值。
[0087]由此，实施方式I中，对于第2循环，能够在与下一个第3循环的第I基准信号的输出时刻大致相同的时刻使第2基准信号生成部31重启。因此，本实施方式的信号同步系统能够使第I基准信号与第2基准信号相同步。另外，图5的第3循环以后，基准值被设定为1000 μ so如上所述，实施方式I中，无论在从处理器模块Ilb的计数器(定时器)相对于主处理器模块Ila的计数器(定时器)延迟的情况或是提早的情况下，均能恰当地实现计数器同步。
[0088](信号同步方法的顺序例)
图6是表示信号同步方法的大致顺序(sequence)的示例的图。在图6的示例中，为了说明方便，对使用了主处理器模块Ila及从处理器模块Ilb的同步进行说明，但本实施方式并不局限于此，能够使多个从处理器模块与一个主处理器模块相同步。
[0089]在图6的计数器同步处理中，首先，主处理器模块Ila的第I基准信号生成部21生成第I基准信号(SOl)，从处理器模块Ilb的第2基准信号生成部31生成第2基准信号(S02) ο此外，该处理以硬件方式周期性地进行工作。另外，主处理器模块Ila也将在SOl的处理中获得的第I基准信号发送至从处理器模块lib。因此，从处理器模块Ilb始终处于能够接收第I基准信号的状态。
[0090]另外，从处理器模块Ilb的间隔计数部33对修正处理间隔进行计数，在计数值达到修正处理间隔值的情况下，生成修正处理开始信号，开始同步修正处理的准备(S03)。
[0091]若在间隔计数部33的计数值达到修正处理间隔值之后，从处理器模块Ilb接收到主处理器模块Ila所发送的第I基准信号(S04)，则利用软件来启动同步修正处理(S05)，并同时使系统开销计数部34重启(S06)。然后，计数值获取部35获取第2基准信号生成部31与系统开销计数部34的两个计数值(S07)，同步判断部36基于所述两个计数值来进行同步判断(S08)，在判断为不同步的情况下，同步修正部37进行同步修正(S09)。
[0092]由此，能够在抑制处理负荷的同时高精度地使规定的信号同步。
[0093](实施方式2:节点同步系统)
第2实施方式的特征在于，将上述实施方式I中的传输总线12所产生的延迟时间包含在内来执行同步修正处理。图7是表示实施方式2中的节点同步系统的大致结构的一个示例的图。图1所示的节点同步系统50是在节点51a?51c等多个节点之间进行计数器同步的一个示例。
[0094]节点同步系统50具有:多个节点51a?51c (以下根据需要称为“节点51”)、通信路径(通信网络)52、I/O (输入输出)模块53(图7中以53a?53d来示出)、外部设备54(图7中以54a?54d来示出)以及编译装置55。也就是说，节点同步系统50经由作为通信网络的通信路径52将主控节点51a、与从属节点51b、51c相连接。
[0095]此处，为了说明方便，对将节点51a作为主控节点、将节点5 Ib、51c作为从属节点，其各个节点所固有的结构进行说明，但并不局限于此，各个节点可既具有主控节点的结构也具有从属节点的结构，以使得各个节点既能成为主控节点又能成为从属节点。此外，在实施方式2中，设为通信路径52会产生传输延迟时间。
[0096]此处，先对实施方式2(图7)与实施方式1(图1)的不同点进行说明。主控节点51a相当于实施方式I中的主处理器模块11a，从属节点51b、51c相当于实施方式I中的从处理器模块llb、llc。另外，编译装置55与实施方式I中的编译装置15实质相等，此外，I/O模块53a?53d与实施方式I中的I/O模块13a?13d实质相等。另外，外部设备54a?54d与实施方式I中的外部设备14a?14d实质相等。由此，以下说明中，省略与实施方式I相同的结构的说明。
[0097]主控节点51a具有:第I基准信号生成部61 (对应于实施方式I的第I基准信号生成部21)、第I运算部62 (对应于实施方式I的第I运算部22)、存储部63 (对应于实施方式I的存储部23)、间隔计数部64(对应于实施方式I的间隔计数部33)、传输延迟时间通知部65以及同步化帧通知部66。
[0098]主控节点51a与实施方式I中的主处理器模块Ila之间的主要不同点在于，具备实施方式I中设置于从处理器模块Ilb的间隔计数部33作为间隔计数部64，并还新添加了传送延迟时间通知部65、同步化帧通知部66。由此，以下说明中，对实施方式2的主要部分进行说明，省略说明与实施方式I相同的动作。
[0099]以下，对实施方式2的一个示例进行说明。实施方式2中，间隔计数部64进行计数，并预先设定有与进行同步处理的修正处理间隔相当的修正处理间隔值，在计数值达到修正处理间隔值的情况下，生成表示该情况的修正处理开始信号。此外，由于修正处理间隔值与实施方式I实质相等，因此此处省略对其进行说明。
[0100]另外，此处在主控节点51a—侧测定修正处理间隔，但也可以在从属节点51b—侧测定修正处理间隔。该情况下，若在从属节点51b中计数值达到修正处理间隔值，则将修正处理开始信号发送至主控节点51a，并开始同步修正处理。
[0101]在接收到修正处理开始信号之后，主控节点51a的传输延迟时间通知部65为了计算出传输延迟时间而将传输延迟时间请求帧发送至从属节点51b、51c。该传输延迟时间请求帧与后述的同步化帧的格式实质相同，而与同步化帧内的规定部分(例如指令部)的数据不同。所述传输延迟时间请求帧与第I基准信号生成部61所生成的第I基准信号相同步地被发送。
[0102]接着，传输延迟时间通知部65接收来自对传输延迟时间请求帧进行了应答的从属节点的接收完成帧。然后，传输延迟时间通知部65根据应答帧接收时的时刻与发送传输延迟时间请求帧时的时刻之间的差分，来计算出主控节点51a与从属节点51b、51c之间的往返传输延迟时间。然后，传输延迟时间通知部65将包含计算出的往返传输延迟时间在内的传输延迟时间通知帧与下一个第I基准信号相同步地发送至从属节点51b、51c，从而向从属节点51b、51c通知由通信路径52所产生的延迟时间。
[0103]在通知了往返传输延迟时间之后，主控节点51a基于第I基准信号(与第I基准信号相同步)，将预先准备的同步化帧经由通信路径52发送至从属节点51b、51c。此外，该处理由同步化帧通知部66来执行。在后面会详细说明，同步化帧是用于使从属节点51b、51c的第2基准信号生成部71的计数值与主控节点51a的第I基准信号生成部61的计数值相匹配的同步基准信号。
[0104]接着，对从属节点51b、51c进行说明。从属节点51b、51c具有:第2基准信号生成部71 (对应于实施方式I的第2基准信号生成部31)、第2运算部72 (对应于实施方式I的第2运算部32)、系统开销计数部74(对应于实施方式I的系统开销计数部34)、计数值获取部75 (对应于实施方式I的计数值获取部35)、同步判断部76 (对应于实施方式I的同步判断部36)、同步修正部77 (对应于实施方式I的同步修正部37)、存储部78 (对应于实施方式I的存储部38)、接收完成通知部79以及帧接收部80。此外，CPU43内置有第2基准信号生成部71。由于从属节点51b、51c的结构相同，因此在以下说明中，利用从属节点51b来进行说明，省略从属节点51c的说明。
[0105]与实施方式I的处理器模块Ilb的主要不同点在于，同步判断部76与实施方式I的同步判断部36不同，并且添加了接收完成通知部79以及帧接收部80。其中，由于其它构成要素与实施方式I实质相等，因此此处省略对其进行说明。以下，对包含通信路径52的传输延迟时间在内的从属节点51b的同步修正处理进行说明。
[0106]接收完成通知部79从主控节点51a接收上述传输延迟时间请求帧，并根据该传输延迟时间请求帧将接收完成帧发送至主控节点51a。
[0107]帧接收部80接收主控节点51a所发送的上述传输