射频前端单元 上变频至射频信号通过发射天线发射出去。
[0027] 系统硬件平台主要是由FPGA和DSP组成，如图2所示，信号发射部分主要由FPGA 来实现，而信号接收部分主要由FPGA+DSP来实现，另外再加上一些外围器件构成。在信 号接收过程中，信号处理过程分为捕获、跟踪、数据解调和秒脉冲提取；其中信号的捕获在 FPGA中进行，其他处理是用DSP实现。在信号发射过程中，信号生成部分包括本地时钟驯 月艮、基准秒脉冲生成、信息编码和信号调制。
[0028] 下面详细介绍其组成：
[0029] 1、同步信号生成部分
[0030]信号发射部分的主要功能是基准秒脉冲信号的生成、通信电文编码、信号调制、数 模转换、上变频和天线发射。利用信号接收部分获得的秒脉冲驯服本地时钟，并利用本地产 生驯服时钟的秒脉冲作为基准秒脉冲信号。信号接收部分以该基准秒脉冲信号为基准，同 步产生扩频码、载波、编码和信号调制，其中，编码是对信号接收部分解调出的通信电文重 新编码。信号生成的流程如图3所示。
[0031] 首先对信号接收部分解调出的电文信息再按照一定的格式编码组成完整的通信 电文D(t)。然后电文D(t)与伪码x(t)通过乘法器做模二加运算，形成包含数据信息的复合 码。最后将该复合码再与余弦信号AcosQjif^t+e)做BPSK调制得到数字中频信号f(t)， 数学表达式为
[0032]f(t) =A(x(t) ?D(t)) ?cos(2nf〇t+ 0 ) (1)
[0033] 其中，A为信号的幅度值，&为载波的中心频率，0为载波的初始相位。调制后的 中频信号再进入到AD转换器中转换为模拟信号，最后通后上变频器上变频为射频信号发 射出去。
[0034] 发射信号结构参数
[0035] 信号的主要组成部分分为：电文、扩频码、载波。主要的信号结构参数如下：
[0036] ①.信息速率：50bps;
[0037] ②.多址方式：CDMA ;
[0038] ③.扩频方式：直接序列扩频（DSSS);
[0039] ④.扩频码码片速率：lMcps;
[0040] ⑤.扩频码：Gold码（1000个码片）；
[0041] ⑥.调制方式：BPSK;
[0042] ⑦.输出频率：16MHz中频。
[0043] 发射信号的FPGA实现总体结构
[0044] 基带信号的生成是基于FPGA硬件平台实现的，如图4所示，FPGA实现部分主要包 括基准秒脉冲生成模块、时钟管理模块、通信模块、扩频码生成模块、载波生成模块和信号 调制t吴块。
[0045] 1. 1、基准秒脉冲生成模块
[0046] 利用信号接收部分的秒脉冲信号驯服压控晶振（VC0)原理框图如图5所示，时钟 计数器对本地压控晶振的CLK时钟输出计数，例如，本振为16MHz的晶振，每秒应该输出 6400000个时钟数。在信号接收部分的pps秒脉的上升沿比较，并用计数比较器对两个计数 结果比较：
[0047]An=n-6400000 (2)
[0048] 其中，n为压控晶振1秒输出的CLK个数，如果An大于0,说明本地时钟快了，减 小压控晶振的外部电压，即可以改变压控晶振的负载电容，使其振荡频率变小，即每秒输出 的CLK时钟数变小；相反，如果An小于0,说明本地时钟慢了，提高压控晶振的外部电压， 即可以改变压控晶振的负载电容，使其振荡频率变大，即每秒输出的CLK时钟数变大。
[0049] 在本发明中秒脉冲要实现高精度输出，还需要确定生成秒脉冲信号的最小时间刻 度标准，本最小时间刻度决定了秒脉冲信号的生成精度。在本系统中所采用的信号体制为 扩频调制和BPSK载波调制，而扩频调制中采用的对扩频码为GL0D码。设扩频码的周期为 N，即一个扩频码的长度有N个码片，码速率为K(Mcps)，那么扩频码持续一个周期的时间T 为
[0050]
[0051] -个码片的时间宽度为1\为
[0052]
[0053] 信号接收部分对接收到的信号进行跟踪处理时，跟踪环路中的码环通过不断调整 本地产生的码相位，保持与接收信号中的码相位达到一致。若本地时钟精度高的话，那么 接收信号中一个码片的时间宽度T2应该十分接近于Ti。如果以一个码片作为计时刻度的 标准，那么在信号产生端累计KXTiXlO6个码片所需要的时间应该与信号接收部分累加 KXT2X106个码片所需的时间接近，若这两个数值有差别，微调节本地时钟，使得这两个脉 冲信号的相对位置基本是固定的，即系统也就达到了时间同步。
[0054] 1.2、时钟管理模块
[0055] 时钟管理模块实现的主要功能是完成输入时钟的锁相和倍频，为系统提供64MHz 的全局稳定时钟。具体实现方式是：当外部提供10MHz恒温晶振时，调用QuartusII13. 0 内置的DCMIP核使输入的10MHz倍频到64MHz的全局工作时钟。
[0056] 1. 3、通信模块
[0057] 通信模块把来自信号接收部分的解调信息数据与帧头帧尾组成完整的一帧。
[0058] 1. 4、扩频码生成模块
[0059] 扩频码在FPGA中的生成方式有两种，一种是由扩频码发生器生成扩频码；另外一 种是在matlab中生成二进制序列，然后把.m文件转换为.mif文件存入ROM核中，通过DDS 来控制ROM核读取的速率。扩频码生成模块的主要功能除了生成扩频码以外，还具有产生 时间信息的作用。一个扩频码周期长度为lms，对扩频码周期进行计数达到20次时产生一 个20ms脉冲信号用于控制对通信电文的读取速率。
[0060] 1. 5、载波生成模块
[0061] 载波信号的生成与扩频码生成方式类似，但载波模块中的ROM核存储的是余弦信 号。程序中读取地址位相位累加器的高9位，幅度量化位宽为12。当载波速率为16MHz，相 位累加器的位数为32时，频率控制字K为
[0062]
[0063] 1. 6、信号调制模块
[0064] 信号调制模块实现的主要功能是完成通信电文的扩频和BPSK载波调制。1比特 电文的位宽等于20个伪码周期，所以需要每隔20ms从完整的通信电文中读取一比特电文， 20ms的计数是来自扩频码生成模块计数得到。对信号进行扩频时还需要注意在同一时钟上 升沿到来时电文翻转要与扩频码的翻转对齐。信号扩频后再与载波做BPSK调制生成数字 中频信号。
[0065] 2、同步信号接收部分
[0066] 信号接收部分主要由射频前端、基带数字信号处理、电文解析和秒脉冲信号输出 四大模块构成。射频信号通过天线进入接收设备，信号先后经过前置滤波器和前置放大器， 滤除接收信号中的噪声和其它杂散信号，并对信号功率进行放大；然后经过下变频器变频 为模拟的中频信号，最后通过模数转换器后，成为数字中频信号。在对数字中频信号进行处 理时，实时提取出时间信息和电文信息，并根据时间信息来输出PPS秒脉冲信号。
[0067] 信号接收部分的硬件实现是基于FPGA+DSP平台构成的，FPGA模块中主要完成对 信号的捕获和系统时钟的控制，而信号的跟踪是由FPGA与DSP共同完成。跟踪过程中，本 地载波和扩频码在FPGA生成，完成对接收信号的相关运算后，将运算结果通过EMIF接口发 送到DSP中；DSP根据相关积分结果进行鉴频鉴相处理，将处理过后的值转换成频率控制字 发送给FPGA ;FPGA再从DSP发送过来的信息中调整码相位和载波相位，实现对信号的实时 跟踪。跟踪时，FPGA提取扩频码的整数码片作为输出秒脉冲信号的时间刻度值，提取小数 码片用来减小系统的钟模糊度；DSP通过对通信电文的位同步与帧同步处理后进行电文解 析，解析的结果再通过EMIF接口发送到FPGA中，最后将数据信息传递给信号发射部分。如 图6所示，
[0068] 2. 1、同步信号捕获的FPGA实现
[0069] 对信号的捕获在FPGA中完成，捕获过程分为四个部分：降采样处理、数字相关运 算、非相干累加处理和Tong检测输出。数字中频信号先与同相支路和正交支路上的载波信 号进行混频，然后对复数形式的混频结果做FFT运算，将去载波后的运算结果与做FFT运算 的扩频码取共轭后的值做乘积运算，最后对乘积的结果做傅里叶反变换送入到峰值检测模 块中