现场的无线环境。对于5MHz以外的无用信号具有高达80dBm的抑制，大大高于现有芯片的50dBm的抑制。测试结果表明，其邻频的抗干扰能了提高了 15dBc ;不同模式的低通滤波器之间相差3?5dBc。
[0047]3.位同步:
[0048]位同步由同步时钟模块和抽样判决模块构成，其中抽样判决模块包括I路锁定数据模块和Q路锁定数据模块；位同步实现的是从匹配低通滤波器输出中提取位同步信息，以便抽样判决模块能从匹配滤波器的输出信号中选取到最佳采样点，最后对抽样输出进行判决即可恢复出原来的输入数据，从而完成帧同步。
[0049]本发明中，信号是由一串连续的信号码元传递的，这些码元都有相同的持续时间，在接收这个码元序列是，需要知道每个码元的起止时刻，而对信号进行周期性采样，以每个码元宽度为间隔抽样判决一次。因为信道的传播延迟是未知的，因此抽样判决的时刻就显得十分重要。例如，用抽样判决模块对信号进行取样判决时，均应对准每个码元最大值的位置。因此，信号的接收端必须要产生一个码元定时脉冲序列，并且定时脉冲的重复频率和相位(位置)要与接收码元一致。即:信号的接收端定时脉冲的重复频率和发送端码元速率相同；脉冲位置(即取样判决时刻)对准最佳取样判决位置。如图5所示，首先计算定时误差，再统计后判断输入符号长度，经抽样判决后得到恢复的同步信号。
[0050]匹配滤波后的基带信号:1路匹配滤波器输出和Q路匹配滤波器输出后的信号以下降沿作为输入相位基准信号，本地高频时钟即系统时钟分频后的相位脉冲与输入相位基准信号进行比较。获取信号的锁定数据模块具有相位锁定的8位双向计数器，扣除和附加脉冲通过改变改计数器值来实现。图6可以看到“丨”所示为同步时I通道的位同步脉冲，当基带信号下降沿在图示“〇”位置出现，同步脉冲超前，那么需要扣除脉冲，这里一个码元周期分成4个区间，有两个超前区和两个滞后区。I路数据落入I区(O?64)时，相位锁定〈=相位锁定-3 ;1路数据落入2区￠4?128)时，相位锁定〈=相位锁定_7。同样的，当基带信号下降沿在图示“□”位置出现，同步脉冲滞后，需要附加脉冲，I路数据落入3区(128?192)时，相位锁定 <=相位锁定+8 ；1路数据落入4区(192?256)，相位锁定 <=相位锁定+4。这样锁住1、Q通道数据的中点。后面的同步时钟模块对锁住的I路同步脉冲和Q路同步脉冲产生采样时钟和1、Q通道的串行位同步脉冲，得到1、Q通道数据的I路输出和Q路输出，最后通过并行转串行模块将并行数据转换为串行数据，同步时钟模块输出的串行位同步脉冲直接透传。
[0051]4.0QPSK 解调:
[0052]完成位同步后，无线信号已经得到了最大程度的恢复。对于OQPSK信号的解调严格依照IEEE802.15.4协议规定的2450MHz PHY进行。IEEE802.15.4协议中已对解调有详细的说明，这里不在赘述。
[0053]5.0QPSK解扩:完成OQPSK解调后，通过查找表完成对信号的解扩，由于此时信号很可能被干扰，为保证准确性，通过解扩的数据对比IEEE802.15.4协议规定的扩频序列，找出最相近的序列。例如，解调后的数据为1001011000000111011110111000100，通过查表得到的解扩的数据为0111。若解调后的数据为1001011000110111011110111000100，由于IEEE802.15.4协议中规定的16个信号到码片映射序列相互独立，虽然11位与12位的数据由00变为11，但是通过最大相似的方式，得到的解扩后的数据依然为0111。
[0054]本实施例中数字中频采样及基带处理单元是应用中频带通采样软件无线电结构，在进行数字信号处理时首先需要进行射频信号与中频信号之间的转换，目前这一部分电路设计仍采用模拟电路实现；最后在中频进行带通采样完成数字化，干扰抑制、调制与解调、信道编译码等功能实现方式。
[0055]中频带通采样软件无线电中频带宽为宽带结构，这不仅使前/后端电路设计简化，并且使信号经过接收/发送通道处理后的失真减小。再配以数字信号处理，具有更好的波形适应性，信号带宽适应性以及可扩展性。这种结构设计在通信领域得到广泛应用。
[0056]如图7所示，数字中频采样及基带处理单元采样带宽为5MHz，中心频率为96MHz，AD采样率为64MHz，DAC采样率为64MHz。基带零频信号带宽为2MHz。采样后数据经数字下变频，再通过低通滤波器后被送入数字中频处理采样及基带处理单元。
[0057](二)频谱变化
[0058]本发明中中频采样及基带处理单元输入模拟中频信号的中心频率为48MHz，带宽为5MHz，经过A/D变换后，进入FPGA器件进行数字上/下变频和滤波处理，最后经D/A转换模拟中频输出，具体信号流程如图8所示。
[0059]信号经过ADC采用并混频后，再通过半带滤波器完成。
[0060](三)调制解调的FPGA程序流程
[0061]调制解调所遵照的是IEEE802.15.4协议物理层标准，包括调制、解调、直接扩频序列(DSSS)、及位同步技术四个主要部分。
[0062]1.调制
[0063]IEEE802.15.4协议规定调制采用OQPSK (偏移四相相移键控)，具体处理流程见图9。输入为16bit数据，数据率250KHz/s将输入数据的每四位作为一组数据，每组的数据率为62.5KHz/s,然后每组分别对应协议约定的32bit的PN序列，数据率由250KHz/s变为2MHz/s。
[0064]2.解调
[0065]解调过程如图3所示，首先信号经ADC采样后同时送入功率控制模块完成对于信号的功率控制，保证不会溢出，然后经由信道选择模块，再送入干扰抑制模块完成滤波，再经位同步模块、OQPSK解调模块、DSSS解扩模块后，依照IEEE802.15.4下MAC层协议进行原语的处理，最后送入CPU完成上层协议的处理。
【主权项】
1.基于WIA-PA无线网关的数字信号处理方法，其特征在于包括以下步骤: 将接收的射频信号进行采样并通过数字控制振荡器得到无线信号； 对无线信号进行功率控制和信道选择，根据选择的信道进行干扰抑制处理；再依次通过位同步、OQPSK解调、OQPSK解扩得到接收到的原始数据。2.根据权利要求1所述的基于WIA-PA无线网关的数字信号处理方法，其特征在于所述进行信道选择包括以下步骤: 将无线信号带宽分成多段，每段对应多个设定的信道，根据工作信道设定本振频率，使本振频率与工作信道频率对应。3.根据权利要求1所述的基于WIA-PA无线网关的数字信号处理方法，其特征在于所述干扰抑制处理包括以下步骤: 建立多个截止频率且阶数不同的数字低通滤波器；根据无线信号的强度选择不同的数字低通滤波器。4.根据权利要求1所述的基于WIA-PA无线网关的数字信号处理方法，其特征在于所述位同步包括以下步骤: 数字低通滤波器输出I路和Q路基带信号，分别获取两路信号的下降沿作为输入相位基准信号； 如果I路、Q路输入相位基准信号超前或滞后于本地时钟分频后的相位脉冲N个，则I路锁定数据模块、Q路锁定数据模块分别通过内部计数器扣除或附加N个脉冲，作为I路、Q路同步脉冲反馈至同步时钟模块； 同步时钟模块根据I路、Q路同步脉冲锁定I路、Q路通道数据的中点并在中点处输出采样时钟输出至I路、Q路锁定数据模块、输出串行位同步脉冲直接透传； I路锁定数据模块、Q路锁定数据模块根据采样时钟分别输出并行的I路数据和Q路数据，转换为串行数据后输出。
【专利摘要】本发明涉及基于WIA-PA无线网关的数字信号处理方法，包括以下步骤：将接收的射频信号进行采样并通过数字控制振荡器得到无线信号；对无线信号进行功率控制和信道选择，根据选择的信道进行干扰抑制处理；再依次通过位同步、OQPSK解调、OQPSK解扩得到接收到的原始数据。本发明能更好的抑制干扰，提升WIA-PA工业网络的无线环境适应能力；避免大量的人工勘测与调试工作。并通过位同步方法可以最大程度恢复原始信号，即便受到干扰，也能通过相关检测恢复原始信号。
【IPC分类】H04W88/16
【公开号】CN104902589
【申请号】CN201410081239
【发明人】王继新, 刘海洋, 徐勇, 杜方, 孙金, 宋云红
【申请人】沈阳中科奥维科技股份有限公司
【公开日】2015年9月9日
【申请日】2014年3月6日