用于高速串行接口接收端的低功耗3抽头判决反馈均衡器的制造方法
【技术领域】
[0001]本发明属于数据传输技术领域，特别涉及一种用于高速串行接口接收端的低功耗3抽头判决反馈均衡器。
【背景技术】
[0002]近年来高速串口收发机传输的数据率不断上升，目前单通道的数据率已能达到40Gbps以上，如此高的数据率下，信道会对信号产生严重的衰减作用，此时接收机的设计面临着严重的ISI问题。常用的均衡器主要有连续时间线性均衡器(Continuous Time LinearEqualizer，CTLE)和判决反馈均衡器(Decis1n Feedback Equalizer，DFE)。判决反馈均衡器广泛应用于高速串行接口接收端的设计，判决反馈均衡器置于接收机前端，对来自信道的串行数据进行时域补偿，消除其码间干扰(Inter-Symbol Interference，ISI)，保证接收机正确工作。判决反馈均衡器是一种非线性均衡器，它能提供比一般的线性均衡器更小的误码率(Bit Error Rates，BER)，线性均衡器在减小ISI的同时也放大了噪声，而判决反馈均衡器能在消除ISI的同时不引入噪声增益。
[0003]多抽头直接型判决反馈均衡器的设计主要受第I个抽头关键路径的时序限制，I抽头判决反馈均衡器消除ISI的原理是在单位数据周期(Unit Interval,UI)之内，完成对先前I位(bit)数据的判决并将其送回求和单元，消除对当前bit数据的ISI。图1是典型的I抽头直接型判决反馈均衡器示意图，奇数路的输入模拟信号被触发器判决成数字信号反馈回偶数路的跨导求和单元，进而消除第I后体(IstPOSt cursor,post I)的ISI。整个关键路径的时序限制受公式(I)所限:
[0004]Tckq+Tsettle+Tsetup<lUI (I)
[0005]其中，Tdiq, Tsetup分别代表触发器的传播延时和建立时间，T 代表模拟求和节点的稳定时间。如果不对关键路径进行时序优化，在40Gbps的数据率下，Tekq+Tsettle+TsetU|^g容易超过1UI。
[0006]为了解决第I抽头关键路径时序紧张的问题，一种方法如图2所示，采用投机型的结构进行第I抽头设计，此时新环路的时序为:
[0007]Tckq+Ts,MX+Tsetup〈lUI (2)
[0008]其中，Tckq, Tsetup分别代表触发器的传播延时和建立时间，T S，MX代表数据选择器的数字信号传播延时，通常TS，MX要小于Tsettl-虽然这种投机型的结构设计能够放松对第I抽头关键路径的时序要求，但却不利于第2及以后抽头环路的设计，其原因在于数据选择器会引入大量负载，增加额外的时间延迟，另一方面数据选择器的数量也会随着抽头数指数级增加。
[0009]随着数据率的上升，高速串行接口接收端功耗——数据率之间的折中也变得非常紧张。
【发明内容】
[0010]为了克服上述现有技术的缺点，本发明的目的在于提供一种用于高速串行接口接收端的低功耗3抽头判决反馈均衡器，其特征在于:包括两条结构相同的数据通路奇数据路和偶数据路；每条数据通路包括I个增益级、I个失调消除单元、I个动态合路求和器、I个动态锁存求和器、I个缓冲器、I个动态反馈级以及I个分路器；
[0011]奇数据路和偶数据路中的增益级以及失调消除单元组成均衡前端，失调消除单元置于增益级输出端与地之间，奇数据路和偶数据路的增益级输出端分别连接到奇数据路和偶数据路的动态合路求和器输入端，奇数据路和偶数据路的动态合路求和器输出端分别连接到第I抽头回路中奇数据路和偶数据路的动态锁存求和器输入端；
[0012]第I抽头回路由奇数据路的第I抽头与偶数据路的第I抽头合并实现，奇数据路的第I抽头由偶数据路的动态反馈级输出端连接到奇数据路的动态锁存求和器输出端和奇数据路的动态锁存求和器输出端连接到奇数据路的缓冲器输入端后构成，偶数据路的第I抽头由奇数据路的动态反馈级输出端连接到偶数据路的动态锁存求和器输出端和偶数据路的动态锁存求和器输出端连接到偶数据路的缓冲器输入端构成，奇数据路和偶数据路的缓冲器输出端分别连接到奇数据路和偶数据路的分路器输入端；
[0013]偶数据路的分路器将偶路数据降速为两路1/4速率数据，并由偶数据路分路器输出端将其传送至偶数据路和奇数据路的动态合路求和器输入端，分别构成偶数据路的第2抽头与奇数据路的第3抽头，奇数据路分路器将奇路数据降速为两路1/4速率数据，并由奇数据路分路器输出端将其传送至奇数据路和偶数据路动态合路求和器的输入端，分别构成奇数据路的第2抽头与偶数据路的第3抽头；第2抽头回路由偶数据路的第2抽头与奇数据路的第2抽头合并实现，第3抽头回路由偶数据路的第3抽头与奇数据路的第3抽头合并实现；整个3抽头模块的求和单元均为钟控实现方式。
[0014]在第I抽头回路中，奇数据路和偶数据路的动态锁存求和器都由一对1/2速率的互补时钟分别控制，使其在求和与锁存状态之间切换；在第2、3抽头环路中，奇数据路和偶数据路的分路器各有两个时钟控制，且这四个时钟被动态合路求和器共用。
[0015]所述增益级和失调消除单元均采用电流模逻辑电路。
[0016]所述动态锁存求和器由求和器与动态锁存器合并实现，包括一个由正沿时钟CLKP控制的起尾电流源作用的第一 NMOS管MO，一对由输入数据驱动的第二 NMOS管M1、第三NMOS管M2，一对由负沿时钟CLKN控制的第一 PMOS管M3、第二 PMOS管M4，还有一个由正沿时钟CLKP控制的上拉第三PMOS管M6 ;第一 PMOS管M3的源极与电源VDD连接，其漏极连接到第二 NMOS管Ml的漏极，第三NMOS管M2的漏极连接到第二 PMOS管M4的漏极，第二 PMOS管M4的源极连接到电源VDD，第三PMOS管M6的源极连接到电源VDD，第一 NMOS管MO的源极接地；第二 NMOS管Ml的源极、第三NMOS管M2的源极、第三PMOS管M6的漏极和第一 NMOS管MO的漏极连接到第三节点VP ;第一节点VA在第三NMOS管M2的漏极与第二PMOS管M4的漏极的连接处，第一节点VA连接到差分数据正输出端OUTP ;第二节点VB在第一 PMOS管M3的漏极与第二 NMOS管Ml的漏极的连接处，第二节点VB连接到差分数据负输出端OUTN ;第一 PMOS管M3和第二 PMOS管M4的栅极连接到负沿时钟CLKN，第二 NMOS管Ml的栅极连接到差分数据正输入端INP，第三NMOS管M2的栅极连接到差分数据负输入端INN,第一 NMOS管MO和第三PMOS管M6的栅极连接到正沿时钟CLKP。
[0017]所述缓冲器采用电流模逻辑电路。
[0018]所述偶数据路分路器由一对1/4速率差分时钟:第一差分时钟CKElO和第二差分时钟CKEXlO控制，所述奇数据路分路器由一对1/4速率差分时钟:第三差分时钟CK010和第四差分时钟CK0X10控制；第一差分时钟CKE10、第三差分时钟CK010、第二差分时钟CKEX10、第四差分时钟CK0X10依次相差90度相位。
[0019]所述动态合路求和器由合路器嵌入求和单元实现，包括2对差分时钟输入端，4对差分数据输入端以及I对差分数据输出端。
[0020]有益效果
[0021]与现有技术相比，本发明提出的判决反馈均衡器能保证第I抽头环路的时序充裕，第2、3抽头的反馈在四分之一速率下实现，所有抽头求和单元均为钟控方式，均衡器采用动态方式实现，3抽头的结构，具有功耗低、高工作速率以及均衡能力强的特点。
【附图说明】
[0022]图1是典型的I抽头直接型判决反馈均衡器结构示意图。
[0023]图2是典型的I抽头投机型判决反馈均衡器结构示意图。
[0024]图3a?3b是典型的I抽头直接型判决反馈均衡器其求和单元与主锁存器合并，从锁存器与反馈级合并的示意图。
[0025]图4是本发明中的I抽头直接型判决反馈接收器结构示意图。
[0026]图5是本发明中的第2、第3抽头回路实现方式示意图。
[0027]图6是本发明的一种用于高速串行接口接收端的低功耗3抽头判决反馈均衡器的结构示意图。
[0028]图7是本发明中的动态锁存求和器电路。
[0029]图8是本发明中的分路器电路图。
[0030]图9是本发明中的动态合路求和器电路图。
[0031]图10是输入数据的眼图。
[0032]图11是偶数据路输出数据的眼图。
【具体实施方式】
[0033]下面结合附图与实施例，对优选实施例作详细说明。
[0034]为了解决第I抽头环路时序紧张的问题，提出“动态锁存求和器”与“动态反馈级”的电路结构，在满足关键路径时序要求的同时，还能显著地降低功耗。如图3a?3b所示，将图1中典型的I抽头直接型判决反馈均衡器的求和单元与主锁存器合并，从锁存器与反馈级合并，以使“求和稳定”过程与“信号放大”过程同时发生。将求和单元与主锁存器合并之后的单元称之为“动态锁存求和器”，从锁存器与反馈级合并之后的单元称之为“动态反馈级”，利用“动态锁存求和器”，“动态反馈级”，关键路径的时序要求可降低为:
[0035]Tdq〈lUI (3)
[0036]这里，Tdq代表“动态锁存求和器”的传播延时，其大小与触发器的建立时间T setup差不多大。经过这一步优化后，关键路径的时序得到很大程度的放松，优化后的第I抽头回路如图3b所示。由于“动态锁存求和器”要推动“动态反馈级”、分路器以及连线间寄生电容，其负载相当于扇出为4的最小尺寸反相器，所以在“动态锁存求和器”后面加了一级缓冲器，以增强其推动作用，整个I抽头的直接型判决反馈均衡器结构图如图4所示。
[0037]第2、3抽头回路提出采用分路器与“动态合路求和器”的“分路-合路”结构形式来实现，显著地降低了功耗。其实现如下所述:如图5所示，1/2数据率的奇偶两路数据D_0，D_E在时钟CKE10、CKEX10、CK010、CK0X10的控制下经过分路器后生成4路1/4数据率的数据 D00、DOl、DO、D03，该 4 路 1/4 速率的数据又在时钟 CKE10、CKEX10、CK010、CK0X10 的控制下，通过“动态合路合路求和器”实现合路与求和。
[0038]图6展示了本发明所提出的判决反馈均衡器电路结构，包括两