0]3)编码模块按照1B4B的编码要求将待发送数据逐位转换成1B4B格式后通过发送端口输出。1B4B的编码格式如图2所示，有效数据“ 1 ”编码后为“ 1100”，有效数据“0”编码后为“1010”。由此可知，为保持有效数据传输速率不变，编码后的数据传输速率为编码前传输速率的4倍。假设CPU设定有效信息传输速率为2Mbits/s，则编码后的传输速率为8Mbits/s0将编码模块的主时钟设为发送模块主时钟的4倍，并实时检测发送模块输出的有效数据是“ 1 ”还是“0”。若为“ 1 ”，则以8Mbits/s传输速率输出“1100” ;若为“0”，则以8Mbits/s传输速率输出“1010”。
[0041]4)同步时钟生成模块主要是通过一个步长可调的计数器进行时钟分频实现，其原理框图如图3所示。主时钟为FPGA本地时钟，其频率为数据编码后的传输速率的4倍以上，为提高锁相精度，一般取8倍以上。由步骤3)可知若有效数据传输速率为2Mbits/s，则编码后的传输速率为8Mbits/s，则同步时钟模块应用的本地时钟频率至少为32MHz，一般取64MHzο以有效数据传输速率为2Mbits/s为例，计数器以64MHz本地时钟为激励，计数范围为0?15，即计数值等于15时从0开始重新计数，正常情况下步长为1，通过计数器16分频可得到一个4MHz的分频时钟。同步时钟模块在本地时钟的激励下实时检测编码后数据流的下降沿跳变，并将下降沿出现的时刻与计数器的计数时刻进行比较。根据本地时钟频率与编码后数据流传输速率的倍数关系，以及便于解码时利用同步时钟对编码后数据流进行采样，将编码后数据流的下降沿与计数器的时刻3进行比较，如果下降沿超前，则计数器每个时钟周期的步长增加为2，如果滞后，则计数器步长为减小为0。经过步长调整可逐渐将编码后数据流的下降沿锁定在计数器时刻3。而同步时钟通过计数器分频得出，调整步长的过程也是调整同步时钟的周期和占空比的过程。经过调整的同步时钟的相位与编码后数据流的相位差将被锁定，如图4所示。本系统中，为便于解码，分频得到的同步时钟的频率为编码后数据流传输速率的1/2，为编码前数据流传输速率的2倍。
[0042]本实施例中选择计数器的时刻3来锁定同步时钟与编码后数据流的相位差，作为其他实施方式，还可以选择其他的计数器时刻，如计数器的时刻4等。
[0043]本实施例中当编码后数据流超前和滞后时，分别将计数器每个时钟周期的步长增加为2或减小为0，当然根据本地时钟频率的高低及与编码后数据流传输速率的倍数关系，可适当调整计数器每个时钟周期的步长增加或减小的数值。
[0044]5)解码模块以步骤4)中生成的同步时钟为基准对接收码流进行采样。由步骤4)可知，同步时钟频率为编码后数据的传输速率的1/2，用同步时钟对接收码流进行采样时，“1010”经过同步时钟采样得到“11”或者“00 ”，而“ 1100 ”经过采样得到“ 10 ”或者“01 ”，如图4所示。在同步时钟的激励下，对前后两次采样的数据进行异或运算，则“1010”经过采样和异或运算后的结果为“0”，“1100”经过采样和异或运算后的结果为“1”。经过以上处理，接收码流转换成与编码前的有效数据流数值相同的码流。但由于同步时钟为编码前有效数据传输速率的两倍，异或运算后的数据流速率也为编码前有效数据传输速率的两倍。以同步时钟的二分频时钟为激励，对经过异或运算的数据流重采样即可实现1B4B编码数据的准确解码。
[0045]6)接收模块为发送模块的逆向操作，也通过设计状态机实现。将同步时钟模块输出的同步时钟进行二分频即可得到同步接收时钟，以接收时钟为激励对解码模块输出的数据流进行采样，即可得到有效数据码流，而且接收速率与编码前有效数据传输速率相同。接收模块状态机实时检测数据帧帧头，如果检测到帧头，则开始将收到的数据按字节存入数据接收缓冲区，接收过程中还要实时检测接收数据是否为帧尾，如果是帧尾则表示该数据帧接收完成。接收完成后，触发CPU中断，等待CPU读取缓存的接收数据。
[0046]以上给出了具体的实施方式，但本发明不局限于所描述的实施方式。本发明的基本思路在于上述基本方案，对本领域普通技术人员而言，根据本发明的教导，设计出各种变形的模型、公式、参数并不需要花费创造性劳动。在不脱离本发明的原理和精神的情况下对实施方式进行的变化、修改、替换和变型仍落入本发明的保护范围内。
【主权项】
1.一种基于1B4B编码的异步串行通信接收方法，其特征在于，该方法包括如下步骤: 1)预设1B4B编码后数据流与解码采样时同步时钟的相位差；将1B4B编码后数据流上升沿或下降沿与计数器预设时刻进行比较，当1B4B编码后数据流上升沿或下降沿超前，增加计数器每个时钟周期的步长，当1B4B编码后数据流上升沿或下降沿滞后，减少计数器每个时钟周期的步长，最终通过计数器分频生成与1B4B编码后数据流具有固定相位差的同步时钟； 2)以步骤I)生成的同步时钟为基准对1B4B编码后数据流进行采样处理，得到解码后数据流； 3)根据1B4B编码前数据流传输速率与步骤I)生成的同步时钟的频率的关系，生成同步接收时钟，实现对解码后数据流的接收存储，等待接收端CPU读取。2.根据权利要求1所述基于1B4B编码的异步串行通信接收方法，其特征在于，相位差是根据本地时钟频率与1B4B编码后数据流传输速率的倍数关系及解码时对1B4B编码后数据流的准确采样设定的。3.根据权利要求1所述基于1B4B编码的异步串行通信接收方法，其特征在于，所述1B4B编码的格式为:有效数据“ I ”编码后为“ 1100”，有效数据“O”编码后为“ 1010”。4.根据权利要求3所述基于1B4B编码的异步串行通信接收方法，其特征在于，所述1B4B编码后数据流的传输速率为编码前数据流传输速率的4倍，即编码前后有效数据传输速率不变。5.根据权利要求1所述基于1B4B编码的异步串行通信接收方法，其特征在于，所述同步时钟频率为1B4B编码后数据流传输速率的1/2。6.一种用于实现权利要求1所述方法的基于1B4B编码通信的保护装置，所述保护装置包括具有收发功能的通信单元，所述通信单元包括CPU、发送模块、编码模块、解码模块和接收模块，其特征在于，所述通信单元还包括同步时钟模块，所述同步时钟模块包括步长可调计数器和时刻比较器。7.根据权利要求6所述的基于1B4B编码通信的保护装置，其特征在于，所述通信单元还包括光电转换器。8.根据权利要求6所述的基于1B4B编码通信的保护装置，其特征在于，所述发送模块、编码模块、解码模块、接收模块和同步时钟模块采用FPGA实现。
【专利摘要】本发明涉及一种基于1B4B编码的异步串行通信接收方法及保护装置，方法包括：预设1B4B编码后数据流与解码采样时同步时钟的相位差；根据1B4B编码后数据流跳变沿与计数器预设时刻的比较结果，调整计数器的步长，最终生成与1B4B编码后数据流具有固定相位差的同步时钟；以上述生成的同步时钟为基准对1B4B编码后数据流进行采样处理得到解码后的数据流；根据1B4B编码前数据流传输速率与生成同步时钟的关系，对生成同步时钟分频得到接收时钟，以接收时钟为基准对解码后的数据流进行采样，实现对解码后数据流的接收存储。本发明的方法解决了光纤异步串行通信中接收端的同步接收及传输过程中的波形失真问题。
【IPC分类】H04L25/49
【公开号】CN105337914
【申请号】CN201510641933
【发明人】吕玄兵, 王振华, 周东杰, 赵会彬, 任华锋, 王晋华
【申请人】许继集团有限公司, 许继电气股份有限公司, 许昌许继软件技术有限公司, 国家电网公司
【公开日】2016年2月17日
【申请日】2015年9月30日