一种降低移动设备尺寸和功耗的方法
【技术领域】
[0001]本发明涉及移动设备领域，尤其涉及一种降低移动设备尺寸和功耗的方法。
【背景技术】
[0002]随着科技的飞速发展，手机也在朝着智能化的方向不断的革新，智能手机是指像个人电脑一样，具有独立的操作系统、独立的运行空间，可以由用户自行安装软件、游戏、导航等等第三方服务商提供的程序，并可以通过移动通讯网络来实现无线网络接入。
[0003]目前，智能手机/平板电脑其内部主板组成部分大致如图1所示，其中模块1是AP(Applicat1n Processor:应用处理器)和系统内存，它们是通过POP (package-on-package，封装堆叠技术)封装在一起的；模块2是BP (BasebandProcessor，基带处理器)芯片；模块3是手机或者平板电脑中的存储芯片(一般为NAND闪存);模块4是和基带处理器芯片相连接的一些无线连接功能模块，例如wifi通讯模块，GPS通讯模块，蓝牙通讯模块等；模块5是手机或者平板电脑中其它的功能模块。
[0004]模块4是手机或者平板电脑的无线通讯功能模块，诸如wif1、bluetooth、GPS等，这些通讯功能模块一般分为两个部分，一部分为数字电路实现部分，另一部分为模拟电路实现部分以及射频天线，如图2所示，该模块中的数字电路实现部分(如:wifi数字电路实现部分、GPS数字电路实现部分、蓝牙数字电路实现部分等)，随着系统级芯片(SoC)的集成度越来越高，这些数字电路实现部分都可以集成到系统级芯片中。而在日常使用过程中这些模块是很少会被全部打开的，例如现在用户一般只会打开wifi无线网络连接功能，而其余的功能模块一直是处于待机状态的，只有在很少有需要的情况下才会开启其中某项功能，比如通过GPS查看地图等。处于待机状态下的功能模块也会产生漏功耗，由此就会造成功耗的浪费。那些使用频率非常低甚至从不使用的功能模块对手机或平板电脑来说也是一种成本的浪费。
[0005]BP芯片随着工艺越来越先进，为了降低芯片的功耗，就必须采用DVFS(DynamicVoltage Frequency Scaling，动态电压频率调整)技术来降低芯片的运行功耗，而随着BP芯片的集成度越来越高，采用DVFS技术会使得整体电路越来越大，虽然BP芯片在手机或者平板电脑中的工作频率没有AP芯片高，但若不采用DVFS技术降低功耗的话，势必会使得手机或者平板电脑在待机状态下功耗也会很大。为了保证一定的续航能力，必须增加电池的容量，造成成本的增加。分立的BP芯片也存在一定的安全隐患，因为手机或者平板电脑中的信息泄密一般都是通过BP芯片来窃取的。
[0006]一般来讲模块2BP芯片和模块3NAND存储器在手机或者平板电脑中是两个独立的芯片直接焊接在PCB板上的，而由于它们的尺寸都是比较大的，移动设备主板的尺寸主要受制于AP和系统内存芯片、BP芯片以及存储器芯片这三大芯片的尺寸，从而导致手机制造成本一直保持在较高的水平。
[0007]因此，本领域的技术人员致力于开发一种整合移动设备中的BP模块、存储器模块以及无线通讯模块的数字电路实现部分到一颗芯片中的方法来降低移动设备的尺寸；以降低移动设备的尺寸和功耗。
【发明内容】
[0008]有鉴于现有技术的上述缺陷，本发明所要解决的技术问题是如何进一步减小移动设备的尺寸和功耗。
[0009]为实现上述目的，本发明提供了一种降低移动设备尺寸和功耗的方法，基于3D非易失性存储器工艺技术，将移动设备中的存储器芯片和基带芯片集成到一起。
[0010]进一步地，在同一个硅衬底中制作基带功能模块和3D非易失性存储器的外围逻辑电路。
[0011]进一步地，再将可重配置FPGA与所述存储器芯片和基带芯片集成到一起。
[0012]进一步地，在同一个硅衬底中制作基带功能模块和3D非易失性存储器的外围逻辑电路，以及FPGA电路。
[0013]进一步地，所述可重配置FPGA用于配置成无线通讯功能模块的数字电路部分。
[0014]进一步地，当多个实现不同所述无线通讯功能模块的所述数字电路部分的配置文件对应一套FPGA电路时，所述可重配置FPGA被配置为采用分时复用的方式。
[0015]进一步地，所述可重配置FPGA的配置文件存储在3D非易失性存储器的存储阵列中。
[0016]进一步地，所述3D非易失性存储器工艺技术采用FDS0I。
[0017]进一步地，所述移动设备为手机或平板电脑。
[0018]本发明提出了一种降低移动设备尺寸和功耗的方法，所述移动设备可以是手机、平板电脑等，具体实现方案如下。
[0019]方案一:基于3D非易失性存储器工艺技术，将移动设备中的存储器芯片和BP芯片集成到一起，如图3所示，这样就会缩减移动设备的主板尺寸从而减小移动设备的制造成本。其中，模块1是移动设备中采用POP技术的AP和系统内存芯片；模块2是采用3D非易失性存储器工艺技术将BP和存储器集成到一起的芯片；模块3是移动设备中的一些无线通讯功能模块；模块4是移动设备中其它功能模块。
[0020]本方案提出模块2芯片的实现结构如图4所示，在硅片之上的部分为3D非易失性存储器的存储阵列；存储阵列之下为体硅部分，除了实现3D非易失性存储器的外围逻辑电路，比如译码电路、控制电路、输入输出电路、读写电路等；还将实现BP功能的逻辑电路；优选的，为了提高芯片集成度和硅片利用率，还可以实现模块3中无线通讯功能模块中的数字电路实现部分。
[0021]本方案将传统移动设备的BP芯片和存储器芯片采用3D非易失性存储器工艺集成到同一颗芯片内，大大提高了芯片集成度，充分利用了硅片面积，从而降低了移动设备的尺寸和面积，同时还有利于降低芯片的功耗。
[0022]方案二:进一步的，为了避免移动设备功耗和成本的浪费，并进一步提高芯片集成度，本发明将使用可重配置的FPGA电路动态的实现部分BP功能或者其他功能模块，例如，所述FPGA电路可以动态的实现无线通讯功能模块的数字电路实现部分。并且所述FPGA电路与3D非易失性存储器和部分BP应用处理器模块集成到一颗芯片内，如图5所示。其中，模块1是移动设备中采用POP技术的AP和系统内存；模块2是采用3D非易失性存储器工艺将移动设备中的存储器、部分BP功能模块以及FPGA电路集成到一起的芯片；模块3是移动设备中其它的功能模块；模块4是移动设备中的无线连接功能模块的模拟电路部分和射频天线。本方案所述FPGA电路和部分BP功能模块共同实现传统的BP芯片的功能。
[0023]本方案中模块2的实现方式与方案一类似，在硅片之上实现的是3D非易失性存储器的存储阵列，与方案一不同的是，本方案在硅衬底中除了实现部分BP功能模块和3D非易失性存储器的外围逻辑电路，还将实现FPGA电路，如图6所示。其中，区域a是实现移动设备中部分BP功能模块，其可以采用专用集成电路(ASIC)来实现；区域b是FPGA电路模块，通过动态配置以实现特定的功能，例如可以实现部分BP功能和/或无线通讯功能模块的数字电路部分，区域c是3D非易失性存储器的外围逻辑电路。本发明所述区域a和区域b共同实现传统的BP芯片功能。我们知道，FPGA电路可以通过动态配置从而实现特定的功能。例如，本发明仅采用可重配置的FPGA电路来实现所有无线通讯功能模块的数字电路部分，与传统实现方式相比，大大降低了实现成本，并且有利于降低漏