使用所存储的输入值和所存储的计数值的密码密钥生成的制作方法
【技术领域】
[0001] 本公开涉及信息处理领域，并且更具体来说，涉及加密信息领域。
【背景技术】
[0002] 在信息处理系统中，可通过对保密信息进行加密来保护它以免被发现。加密算法 通常使用一个或多个密码密钥将未加密信息（"明文"）变换成加密信息（"密文"），如果随后 不通过使用一个或多个密码密钥的逆变换进行解密，则加密信息一般没有意义。
[0003] 例如，Rivest、Shamir和Adelman开发的公有密钥加密算法（"RSA"）使用两个密钥， 一个是公有密钥而另一个是私有密钥。可使公有密钥公开可用于加密信息，而使私有密钥 保持为保密，以便用于解密采用对应的公有密钥进行加密的信息。两个密钥均从一对素数 得出。
【发明内容】
[0004] 本发明提供了一种处理器，包括:存储输入值和第一计数值的非易失性存储装置； 以及根据所存储的输入值和所存储的第一计数值来生成密码密钥的逻辑。
[0005] 本发明还提供了一种系统，包括:存储输入值和第一计数值的非易失性存储装置； 以及根据所存储的输入值和所存储的第一计数值来生成密码密钥的处理器。
[0006] 本发明还提供了一种方法，包括:生成输入值;根据所述输入值为伪随机数生成器 提供籽数;确定来自所述伪随机数生成器的输出值是否为素数;根据关于所述伪随机数生 成器的输出是否为素数的确定，将所述伪随机数生成器的输出反馈给所述伪随机数生成器 的输入;对于将所述伪随机数生成器的输出反馈给所述伪随机数生成器的输入的次数进行 计数；以及在非易失性存储器中存储所述输入值和将所述伪随机数生成器的输出反馈给所 述伪随机数生成器的输入的所述次数。
[0007] 本发明还提供了一种方法，包括:从非易失性存储器读取输入值和第一计数值;根 据所述输入值为伪随机数生成器提供籽数;按照所述第一计数值所指明的次数将所述伪随 机数生成器的输出反馈给所述伪随机数生成器的输入；以及根据来自所述伪随机数生成器 的输出值来生成密码密钥。
[0008] 本发明还提供了一种包括指令的机器可读介质，所述指令在被运行时使处理系统 执行下列步骤:从非易失性存储器读取输入值和第一计数值;根据所述输入值为伪随机数 生成器提供籽数;按照所述第一计数值所指明的次数将所述伪随机数生成器的输出反馈给 所述伪随机数生成器的输入；以及根据来自所述伪随机数生成器的输出值来生成密码密 钥。
【附图说明】
[0009] 在附图中，本发明是作为示例而不是限制来示出的。
[0010] 图1示出根据本发明的实施例、生成密码密钥的处理器。
[0011] 图2示出根据本发明的实施例、存储输入值和计数值的逻辑。
[0012] 图3示出根据本发明的实施例、存储输入值和计数值的方法。
[0013]图4示出根据本发明的实施例、生成密码密钥的逻辑。
[0014] 图5示出根据本发明的实施例、生成密码密钥的方法。
[0015] 图6示出根据本发明的实施例、生成密码密钥的系统。
【具体实施方式】
[0016] 描述了用于使用所存储的输入值和所存储的计数值的密码密钥生成的本发明的 实施例。在本描述中，可能提出例如组件和系统配置等的大量具体细节，以便提供对本发明 的更透彻了解。然而，本领域的技术人员会理解，即使没有这类具体细节，也可实施本发明。 另外，没有详细示出一些众所周知的结构、电路和其它特征，以免不必要地使本发明难理 解。
[0017] 本发明的实施例的元件可通过硬件、软件、固件或者硬件、软件或固件的任何组合 来实现。术语"硬件"一般指的是具有例如电子、电磁、光、光电、机械、机电部件等物理结构 的元件。术语"软件" 一般指的是逻辑结构、方法、过程、程序、例程、进程、算法、公式、表达式 等等。术语"固件"一般指的是在硬件结构(例如闪速存储器或只读存储器）中实现或包含的 逻辑结构、方法、过程、程序、例程、进程、算法、公式或表达式。固件的示例是微码、可写控制 存储、微编程结构和处理器抽象层。
[0018] 如【背景技术】部分中所述，信息处理系统可使用一个或多个密码密钥对信息进行加 密和解密。可能希望将这些密钥存储在信息处理系统之内或者信息处理系统另外可访问的 非易失性存储装置(storage)中，使得相同的密钥可由同一个系统在系统断电之前和之后 使用。但是，不同的系统可能使用不同的密钥，并且以不同方式制作(例如使用光掩模技术） 不同系统的单独组件可能在经济上不是可行的。不同系统特有(unique to)的信息可使用 半导体熔丝或电编程技术来存储，但是大密钥（例如2048位RSA密钥对）的存储可能显著增 加每个系统的成本。因此，可能希望信息处理系统具有重新生成一个或多个唯一 (unique) 密码密钥的能力。本发明的实施例可用于提供那种能力。
[0019] 图1示出根据本发明的实施例的处理器100。处理器100可以是任何类型的处理器， 包括通用微处理器，例如Intel? Peiitiuxni)处理器系列、Itanium⑧处理器系列、或者来自 Mel⑩公司的其它处理器系列的处理器、或者来自另一个公司的另一种处理器或者专用处 理器或微控制器。处理器1〇〇可包括任何组合的多个线程和多个执行核心。处理器1〇〇包括 指令逻辑110、执行逻辑120、控制逻辑130和存储区140。处理器100还可包括图1未示出的任 何其它电路、结构或逻辑。
[0020] 指令逻辑110将接收指令。这些指令的一个或多个可以是按照任何已知加密算法 对信息进行加密或解密的指令，或者是可用于按照任何已知加密算法对信息进行加密或解 密的一系列指令中的指令。指令逻辑110可包括对这些指令进行识别、解码或者以其它方式 接收的任何电路、逻辑或其它结构。指令逻辑110还可接收本说明书中没有描述的任何其它 指令。在一个实施例中，指令逻辑110可包括对指令进行解码的解码逻辑。
[0021] 执行逻辑120将响应指令逻辑110接收对信息进行加密或解密的一个或多个指令， 而执行加密算法、解码算法和/或加密算法中使用的操作的任何子集。执行逻辑120可包括 运行加密算法的任何电路、逻辑或其它结构，例如任何数量的算术逻辑单元、移位器和其它 结构。执行逻辑12 0的全部或者一部分可专用于按照单个标准或算法的加密，或者可以整 体、部分和/或连同其它逻辑用于支持按照一种以上标准或算法的加密和/或支持按照这些 算法的任一种的解密，和/或还可用于其它操作。执行逻辑120还可包括运行除了加密算法 所使用的那些指令之外的指令的任何电路、逻辑或其它结构。
[0022] 在一个实施例中，执行逻辑120可包括密钥生成逻辑122的全部或部分。在其它实 施例中，密钥生成逻辑122的全部或部分可包括在执行逻辑120外部的独立逻辑中。密钥生 成逻辑122可包括生成一个或多个密码密钥的任何电路、逻辑或其它结构。密钥生成逻辑 122的不同实施例如图2和图3所示。
[0023] 控制逻