一种基于FPGA的FlexRay通信模块的制作方法
【技术领域】
[0001]本发明涉及一种基于FPGA的FlexRay通信模块，特别是涉及一种可编程处理器 FPGA，并在此平台下，采用IP核方式实现多路FlexRay总线和串行接口的通信模块，属于网 络通信技术领域。
【背景技术】
[0002] 在PAL、GAL、CPLD等可编程逻辑芯片迅猛发展的基础上，可编程逻辑芯片FPGA应用 于嵌入式系统，不仅实现单片机能达到的可编程用户功能，还可以利用半定制的专业集成 电路，对灵活性较高的可编程的逻辑单元进行设计。目前Xilinx公司提出了S0P(Sy Stem on Chip，片上系统）的概念，在高端产品集成了Power PC系列内嵌硬核，如Virtex-4系列内嵌 硬核PowerPC405,后续进一步在Z-7000系列集成了双核ARM Cortex-A9 MPCore处理系统。
[0003] Xilinx Virtex-4系列FX平台的FPGA芯片内嵌PowerPC内核，处理器运算能力和稳 定性多用于高端的功能需求复杂的对象，丰富的10接口共320个，最高工作频率达350MHz; 具有存储器管理单元，可对4GB的存储空间进行管理;具有一个消息缓存和一个数据缓存， 实现PowerPC处理器对存储器的访问；支持多种调试方式，如外部JTAG调试方式，内部软件 调试方式等;支持内部局部总线PLB，通过32位地址总线和64位数据总线，配合缓存实现指 令操作和数据读写等。
[0004] IP核是FPGA独有的一种开发模式，每个IP核可独立完成某一特定的功能，内部PLB 主从模块完成总线连接的时序转换和数据协议交互;IP内部连接模块IPIC用作用户逻辑与 PLB模块之间的信息缓冲；用户逻辑模块是IP核的主体部分，可用Verilog语言编写程序实 现特定功能。Xilinx公司提供了封装完整的IPIF帮助用户实现功能IP核与PLB总线的信息 交互，逻辑接口经IPIF实现转换挂接于PLB总线，由硬核对其进行读写控制，由此建立实现 用户功能的IP核。
[0005] 但目前对于FPGA和IP核的研究仍处于探索阶段，尚未有重大突破，难以适应嵌入 式和通信领域的快速发展趋势，也严重制约其在各领域的应用。
【发明内容】
[0006] 本发明所要解决的技术问题是:提供一种基于FPGA的FlexRay通信模块，该模块以 FPGA作为主处理器，并由IP核进行功能扩展，具有4路FlexRay总线输出能力和16路串行通 信能力，可以适应多路串行通信和多种总线拓扑的通信需求，扩大了FPGA的应用范围。
[0007] 本发明为解决上述技术问题采用以下技术方案： 一种基于FPGA的FlexRay通信模块，包括FPGA最小系统单元、FlexRay通信单元和串行 接口单元;所述FPGA最小系统单元包括FPGA芯片、时钟电路、存储器电路、电源电路和调试 接口电路，FlexRay通信单元包括两个通信控制器和四个总线驱动器，串行接口单元包括设 备驱动电路、电平转换电路和接口电路； 所述时钟电路、存储器电路、电源电路分别与FPGA芯片连接，FPGA芯片分别与两个通信 控制器、设备驱动电路连接，两个通信控制器中，一个通信控制器与两个总线驱动器连接， 另一个通信控制器与另外两个总线驱动器连接，设备驱动电路依次与电平转换电路、接口 电路连接，电源电路给FPGA芯片、时钟电路、存储器电路、调试接口电路、FIexRay通信单元、 串行接口单元供电。
[0008] 作为本发明的一种优选方案，所述电源电路提供的电压分别为+15V、+5V、+3.3V、+ 1.8V、+1.2V〇
[0009] 作为本发明的一种优选方案，所述调试接口电路兼容硬件调试和软件调试两种方 式。
[0010] 作为本发明的一种优选方案，所述串行接口单元包括16路RS232串行接口。
[0011 ]作为本发明的一种优选方案，所述FPGA芯片为Xilinx公司的Virtex-4系列的 XC4VFX12 芯片。
[0012]作为本发明的一种优选方案，所述通信控制器为Freescale公司的MFR4310芯片。 [0013]作为本发明的一种优选方案，所述总线驱动器为NXP公司的TJA1080芯片。
[0014]作为本发明的一种优选方案，所述设备驱动电路为MAX3160芯片。
[0015] 本发明采用以上技术方案与现有技术相比，具有以下技术效果： 1、本发明基于FPGA的FlexRay通信模块，具有4路FlexRay总线通信能力，可作为任意拓 扑结构的FlexRay网络中节点与其他节点进行通信，实际工程应用适应性强。
[0016] 2、本发明基于FPGA的FlexRay通信模块，具有16路串行通信能力，可以同时连接多 路串行外设，支持232/422/485多种标准串口协议，数据帧格式和传输速率等可灵活配置， 可以满足多串口通信的场合，具有一定的通用性。
[0017] 3、本发明基于FPGA的FlexRay通信模块，每个功能模块以IP核的形式设计并封装， 模块间相互独立，配合完成整体功能，如以16个独立UART IP核实现16路串行通信接口，以 若干个GPI0配合实现FlexRay总线通信控制电路。实际应用过程中，可根据实际用户需要对 子模块灵活加载和卸载，且模块间干扰较小。
[0018] 4、本发明基于FPGA的FlexRay通信模块，具有独立时钟芯片，可以软件配置多路不 同频率的时钟信号，避免了多路时钟源之间的干扰，可以满足多种时钟频率的应用系统。
[0019] 5、本发明基于FPGA的FlexRay通信模块，采用串联PR0M调试电路，支持外部硬件调 试和软件调试两种方式，为硬件调试和软件加载提供了极大的方便，并具有工程应用的通 用性和推广性。
【附图说明】
[0020] 图1是本发明基于FPGA的FlexRay通信模块的整体架构图。
[0021 ]图2是本发明FPGA最小系统单元中的电源电路图。
[0022 ]图3是本发明FPGA最小系统单元中的调试接口电路图。
[0023]图4是本发明FPGA最小系统单元中的时钟电路图。
[0024]图5是本发明FlexRay通信单元中各通信控制器与两个总线驱动器的连接电路图。
[0025] 图6是本发明基于FPGA通信模块IP核结构图。
[0026] 图7是本发明GPIO IP核逻辑图。
[0027] 图8是本发明中断控制器IP核逻辑图。
[0028] 图9是本发明UART IP核逻辑图。
【具体实施方式】
[0029] 下面详细描述本发明的实施方式，所述实施方式的示例在附图中示出。下面通过 参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
[0030] 如图1所示，一种基于FPGA的FlexRay通信模块包括FPGA最小系统单元、FlexRay通 信单元和串行接口单元三个部分。IP核逻辑实现基于FPGA的FlexRay通信模块的功能：由16 路串行接口接收外部串行设备的信息，并交由FPGA处理器硬核进行存储、编码或解码等一 系列处理，经FlexRay通信单元的通信控制器、总线驱动器和物理通道接口传输至其他总线 节点。
[0031] FPGA最小系统单元主要包括FPGA芯片、电源电路、时钟电路、存储器电路和调试接 口电路。电源电路分别提供+15￥、+5￥、+3.3￥、+1.8￥、+1.2￥的电压#?6六芯片自身带86仙的 RAM和648KB的BRAM，可用来存储程序和数据，为满足大数据系统的存储需求，外扩16MB SDRAM用作主存储器，对串行接口数据以及总线数据进行存储;FPGA、SDRAM等主要器件正常 工作必须具备时钟信号，采用独立时钟发生器IDT5V9885实现多时钟信号的输出；为支持硬 件调试和软件加载，采用串联PR0M电路兼容两种调试方式。
[0032] 串行接口单元主要包括16路串行接口，为适应多种应用场合，根据供电电压和软 硬件配置方式的不同，分为两组进行设计，并通过MAX3160电平转换和实现硬件接口驱动。 [0033] FlexRay通信单元由2个通信控制器MFR4310和4个总线驱动器TJA1080组成的电路 构成，由FPGA对其控制输出，每个通信控制器与2个总线驱动器连接。每个总线驱动器连接 一路FlexRay物理通道，4个总线驱动器分别对应通道A、B、C、D，实现FPGA对4路总线通道A、 B、C、D控制输入输出。
[0034]如图2所示，为FPGA最小系统单元中的电源电路。采用两级稳压电源转换结构，为 系统提供多种电压。第一级通过固定电平输出的开关电源模块LM2596实现+15V电平向+ 3.3V和+5V电平的转换，输出的驱动电流为3A，转换效率在75%至88%，具有较好的线性和负 载调节性能，输出电压误差在5%以内，符合+3.3V和+5V器件的功率和精度要求，+15V为输入 电平，同时为FlexRay单元的总线驱动器供电。第一级转换的输出电压+3.3V和+5V，其中，+ 3.3V电压为FPGA、通信控制器以及存储器电路供电，+5V电压为总线驱动器供电，+3.3V和+ 5V输出电压经电压转换器TPS54310进行电平转换，获得1.2V和1.8V电压，分别为FPGA内核 和PR0M供电，实现第二级电平转换。使用的电压转换器支持精度为1%且低至0.9V的可调电 压输出，转换效率最高可达95%，足以满足功耗敏感的应用场合。
[0035]如图3所示，为FPGA最小系统单元中的调试接口电路。选用具有记忆功能的PR0M存 放系统运行程序，系统上电启动时从PR0M中读取运行程序至FPGA中，完成系统初始化配置、 启动及运行。一般FPGA的配置过程通常发生在上电和复位时刻，基本流程为:FPGA上电后， 检查内核电压和外围模块的电源，若正常则进入配置模式。首先，按照JTAG调试器的TCK时 钟频率，数据由TDI引脚进入FPGA芯片的TDI引脚，然后FPGA从TD0引脚输出配置信息，作为 PR0M的TDI引脚的输入信息，并从PR0M的TD0引脚输出至JTAG调试器的TD0引脚，形成FPGA配 置的JTAG完整链路。上电时，PR0M片选信号为低，且0E信号为高，即使能PR0M芯片和数据输 出引脚，PR0M根据FPGA提供的时钟频率从D0引脚输出配