置信息至FPGA，当FPGA配置完成，则 关闭PROM数据输出使能引脚，结束配置。
[0036] 如图4所示，为FPGA最小系统单元中的时钟电路。FPGA正常工作需要接入两种时 钟：100MHz的单端时钟和200MHz的差分时钟，采用可编程时钟发生器IDT5V9885为FPGA最小 系统提供时钟信号，提供6路时钟输出，包括2路差分时钟和4路单端时钟，输出时钟频率范 围为:4.9KHz~500MHz。为避免外部器件对时钟信号的干扰，采用磁珠、滤波电容、电阻等构 成抗干扰电路，磁珠减少时钟电路中高频噪声干扰，削弱高频信号尖峰脉冲;滤波电容滤除 电源线和信号线上的低频噪声干扰;在时钟发生器的输入端加入串联电阻，用于过滤信号 反射波，避免出现反射波叠加引起输入过冲，达到改善输入信号的目标。
[0037] 如表1所示，为串行接口单元电路。选用可编程的收发器MAX3160兼容232/422/485 三种通信标准，且引脚软/硬件可配，实现两路232串行接口或者一路422/485接口，支持全 双工和半双工两种工作模式，且芯片具有3.3V和5V两种供电方式。因其接口具有多样性，将 16路串行接口分为两组进行设计。
[0038] 第一组实现8路串行接口，MAX3160采用3.3V电源供电，MAX3160与FPGA引脚电平 匹配，为实现每路串口兼容232/422/485通信协议，软件配置RS485使能引脚EN_RS485和半/ 全双工引脚HDPLXJAX3160的数据接收和发送引脚与FPGA的GPI0连接，软件采用IP核实现 数据收发功能。另一组实现剩余的8路串行接口，MAX3160芯片采用5V电源供电，引脚电平为 TTL电平，而FPGA的引脚电平为LVTTL电平，因此加入电平转换电路。8路串行接口同时支持 232/422/485通信协议，其中数据收发引脚与第一组设计相同，而控制引脚HDPLX和EN_ RS485通过硬件拨码开关控制，手动实现模式切换。
[0039] 表1 MAX3160模式配置表
FlexRay通信单元:FlexRay通信单元分为通信控制器电路和总线驱动器电路。前者为 FPGA提供控制接口，实现FPGA对其协议状态和工作模式的配置。后者则是连接通信控制器 和总线通道的物理环节，可以驱动总线实现差分信号的收发。每个通信控制器MFR4310可以 连接2个总线驱动器TJA1080,每个TJA1080可以提供一路总线物理通道，因此采用2个 MFR4310实现4路FlexRay总线通道。
[0040]如图5所示，由于FPGA引脚的特殊性(初始状态都是GPI0)，与FPGA的引脚连接仅是 物理连接，需通过软件IP核逻辑配置FPGA引脚功能及读写时序，才能达到FPGA与通信控制 器之间的功能连接，最终实现F P G A以异步存储器模式访问通信控制器。T J A10 8 0作为 FlexRay专用总线驱动器，支持最大10Mbps总线传输速率，具有监测总线的功能。MFR4310与 TJA1080的接口主要收发和控制信号:TxD，TxEN和RxD。总线收发过程如下：高速模式下，发 送数据时，通信控制器使能TXEN引脚，则总线驱动器的发送使能引脚TXEN有效，总线驱动器 将从通信控制器接收的数字位流转换成总线差分信号，并输出到FlexRay总线上。接收数据 时，总线驱动器将从FlexRay总线上接收差分数据信息，经过总线驱动器二进制数据流的转 变，通过RXD引脚发送给通信控制器。
[0041 ]如图6所示，为基于FPGA通信模块的IP核实现。基于FPGA通信模块由FPGA最小系统 单元、FlexRay通信单元和串行接口单元三部分组成，各单元由对应功能IP核集合组成，每 个IP核具有独立的接口逻辑，配合实现各模块的设备驱动功能。FPGA芯片外围模块的功能 均由IP核实现，编写功能IP核的内部逻辑，挂接于FPGA内部PLB总线与硬核交互，同时提供 外部逻辑接口连接外设。
[0042] FPGA最小系统单元的功能主要由PowerPC405内核、BRAM IP核与JTAG IP核等共同 实现，这些IP核及其功能接口逻辑均由SDK软件开发平台提供。串行接口单元的数据收发功 能由UART IP核完成，UART IP核实现其与FPGA内核的信息传输以及异步串行收发功能。 FPGA通信单元是基于中断控制器IP核与GPIO IP核集合的，中断控制器IP核与GPIO IP核集 合实现FPGA的地址总线、数据总线、控制总线、中断等接口，在此基础上实现FlexRay基本通 信功能。
[0043]如图7所示，Virtex-4系列FPGA中PLB总线支持32位数据宽度的设备连接，因此 GPIO IP核可配置32位外设接口，通过三态门硬件逻辑可实现每位GPI0可动态配置为输入、 输出、输入输出复用功能。PLB总线对GPI0外设的读写操作是通过访问GPIO IP核的控制输 入输出寄存器和数据输入输出寄存器实现的。GPIO IP核内部寄存器支持双字、字、字节和 位方式访问。因此，通过GP10内部寄存器的配置即可实现GPI0的初始化、GP10接口输入输出 方向设置、GPI0数据输入输出功能。
[0044] 基于FPGA的中断控制器，接收外部中断，通过中断控制器IP核进行参数配置，与 PLB总线逻辑配合，将中断控制器的处理结果输出至PowerPC的中断引脚，向处理器申请中 断。
[0045] 如图8所示，FPGA的中断控制器提供了中断状态寄存器ISR，中断使能位设置寄存 器SIE，中断挂起寄存器IPR，中断清除寄存器CIE，中断使能寄存器IER，中断向量寄存器 IVR，中断响应寄存器IAR和主使能寄存器MER。设置SIE、MER、IER和IPR寄存器，完成中断向 量的分配、中断使能与中断处理函数的挂接等一系列中断的初始化设置。当产生中断时，读 取寄存器ISR的值，根据寄存器ISR和IVR对系统中断进行处理，并写CIE寄存器清除相应中 断标志位。
[0046]如图9所示，UART IP核作为支持外部设备的PLB从设备，挂接于FPGA内部PLB总线 上，根据PLB总线时序硬核对UART IP中的寄存器进行读写操作，实现处理器与UART IP核之 间的信息传递。
[0047]具体访问过程如下：首先将UART IP核的内部寄存器组映射至PowerPC内核的存储 空间，PowerPC内核对此存储区域进行读写，实现对UART IP核的访问，当内核访问UART IP 核的某个寄存器时，PLB总线会产生相应的地址信号和读写信号，PLB接口模块对其进行解 析，生成相应的IPIF信号，并发送至UART IP核，串行接口 IP核中的对此信号作出应答，完成 寄存器的读写操作。
[0048] UART IP核支持5个可配置寄存器，其中，发送寄存器用于存放串行接口需要发送 的数据，而接收寄存器用于存放接收到的串行数据。状态寄存器用于标识串行接口收发数 据过程中的状态信息，说明数据有效性、校验正确性、缓冲区满/空等状态，便于用户实时监 测串口工作状态，若出现故障，可以及时准确定位故障源。控制寄存器支持串行接口 IP核 复位功能。配置寄存器用于设置串行通信的数据位、波特率、停止位、奇偶校验位等信息。 [0049]以上实施例仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是 按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明保护范围 之内。
【主权项】
1. 一种基于FPGA的FlexRay通信模块，其特征在于，包括FPGA最小系统单元、FlexRay通 信单元和串行接口单元;所述FPGA最小系统单元包括FPGA芯片、时钟电路、存储器电路、电 源电路和调试接口电路，FlexRay通信单元包括两个通信控制器和四个总线驱动器，串行接 口单元包括设备驱动电路、电平转换电路和接口电路； 所述时钟电路、存储器电路、电源电路分别与FPGA芯片连接，FPGA芯片分别与两个通信 控制器、设备驱动电路连接，两个通信控制器中，一个通信控制器与两个总线驱动器连接， 另一个通信控制器与另外两个总线驱动器连接，设备驱动电路依次与电平转换电路、接口 电路连接，电源电路给FPGA芯片、时钟电路、存储器电路、调试接口电路、FIexRay通信单元、 串行接口单元供电。2. 如权利要求1所述基于FPGA的FlexRay通信模块，其特征在于，所述电源电路提供的 电压分别为+15V、+5V、+3.3V、+1.8V、+1.2V。3. 如权利要求1所述基于FPGA的FlexRay通信模块，其特征在于，所述调试接口电路兼 容硬件调试和软件调试两种方式。4. 如权利要求1所述基于FPGA的FlexRay通信模块，其特征在于，所述串行接口单元包 括16路RS232串行接口。5. 如权利要求1所述基于FPGA的FlexRay通信模块，其特征在于，所述FPGA芯片为 Xilinx公司的Virtex-4系列的XC4VFX12芯片。6. 如权利要求1所述基于FPGA的FlexRay通信模块，其特征在于，所述通信控制器为 Freescale 公司的 MFR4310 芯片。7. 如权利要求1所述基于FPGA的FlexRay通信模块，其特征在于，所述总线驱动器为NXP 公司的TJA1080芯片。8. 如权利要求1所述基于FPGA的FlexRay通信模块，其特征在于，所述设备驱动电路为 MAX3160 芯片。
【专利摘要】本发明公开了一种基于FPGA的FlexRay通信模块，包括FPGA最小系统单元、FlexRay通信单元和串行接口单元。其中，FPGA最小系统单元由电源电路、时钟电路、存储器电路、调试接口电路构成；FlexRay通信单元由2个通信控制器和4个总线驱动器构成，形成4路FlexRay总线通道；串行接口单元由设备驱动电路、电平转换电路和接口电路组成，实现16路串行接口与外设的连接；采用IP核实现串行接口和FlexRay总线接口逻辑和数据收发功能。本发明解决了多路串行接口通信的接口资源和通信能力不足的问题，为单元独立的分布式系统内部信息交互提供FlexRay总线接口，推动了FPGA的工程化应用和串行通信能力的提升。
【IPC分类】H04L12/40
【公开号】CN105681145
【申请号】CN201610110913
【发明人】陈欣, 李妍, 贾振宇, 原兵兵
【申请人】南京航空航天大学
【公开日】2016年6月15日
【申请日】2016年2月29日