用2M字节容量的SRAM，能够存储满屏图像数据，在叠加控制单元控制下可实现任一屏图像的存储功能，并可在叠加控制单元控制下与外部输入的视频图像完成叠加输出。
[0027]输出电路用于视频信号格式转换，实施例的输出电路采用硬件电路方式，包括LVDS信号转PAL-D信号电路、LVDS信号转VGA信号电路和LVDS信号转LVDS信号电路中的至少一种，为输入电路的逆向过程，可选择的实现LVDS信号转PAL-D信号、LVDS信号转VGA信号和LVDS信号转LVDS信号，根据不同显示设备输出相应的视频信号。
[0028]下面，我们结合附图对异步图像实时叠加控制器的工作流程和工作原理进行说明:
如图1所不，输入电路为四路输入，我们依次将其编号为输入电路O、输入电路1、输入电路2、输入电路3;由于输出电路和输入电路相互对应，因此，我们将和输入电路O对应的输出电路命名为输出电路O，将和输入电路I对应的输出电路命名为输出电路I，以此类推，输出电路有四条，包括输出电路O、输出电路1、输出电路2和输出电路3。
[0029]对应每个输入电路，我们设计了一个专属的外置存储器SRAM，在图1中，我们根据对应关系，将各存储器依次命名为存储器O、存储器1、存储器2、存储器3。
[0030]PAL-D信号、LVDS信号或LVDS信号通过输入电路转化为LVDS信号，经过叠加控制单元处理的LVDS信号通过输出电路转化为PAL-D信号、LVDS信号或LVDS信号。
[0031]如图2所示，为了便于说明信号传输方向，我们将输入电路处理后的信号根据输入电路的编号，依次命名为LVDS_IN0、LVDS_IN1、LVDS_IN2、LVDS_IN3;LVDS_IN0经过串并转换电路处理，转换为18位的TFT信号，为了便于说明，我们将其命名为18bit TFT0，18bit TFTO经过IF1缓存器及PLL的处理，和其它三路信号同步，综合控制模块内各功能子模块对同步后的信号进行处理，期间涉及短期存储及缓存提取的工作由SRAMO即存储器O配合实现，获得分层叠加后的18bit TFT0，分层叠加后的18bit TFTO经并串转换电路处理，转换为LVDS_0UT0，LVDS_0UT0通过对应的输出电路O输出至外部。
[0032]LVDS_IN1、LVDS_IN2和LVDS_IN3的处理过程同LVDS_IN0，区别在于各自所采用对应编号的输入电路、输出电路、串并转换电路、并串转换电路以及FIFO缓存器。
[0033]根据上述异步图像实时叠加控制器的运行原理，我们设计了一套异步图像实时叠加方法，包括如下步骤:
步骤一、将外部视频信号导入输入电路，通过输入电路将PAL-D信号、LVDS信号和LVDS信号的视频信号同一转为分辨率为1024 X 768，时钟频率为65MHz的LVDS信号，为了方便描述，我们将该信号命名为待处理串行视频信号；
步骤二、通过串并转换电路将待处理串行视频信号解析为18位TFT信号，去掉R基色最低位和B基色最低位，此处的TFT信号为并行信号，为了方便描述，我们将本步骤处理后获得的信号命名为待处理并行信号；
步骤三、将待处理并行信号导入FIFO缓存器同时通过时钟模块引入65MHz时钟信号，进行缓存处理，实现异步图像同步化，为了方便描述，我们将同步化后的TFT信号命名为同步化的并行信号；
步骤四、对同步化的TFT信号进行分层叠加处理，其中，叠加分层设置子模块对输入综合控制模块的视频信号进行分层;透明色判断子模块将RGB三基色的值均为“O”的设为透明色，将G基色最低值为“I”的设为黑色，并以时钟标准频率为基准，完成视频图像的叠加;锁屏存储子模块将视频信号以场同步信号为起始，当设置锁屏存储操作时，可将一屏图像数据存入存储器中，并作为底图用于叠加使用;输出控制子模块将同步叠加处理后的TFT信号有选择的输出到并串转换电路，转化为处理后的LVDS信号，为了方便描述，我们将本步骤获得的LVDS信号命名为处理后串行视频信号；
步骤六、输出电路接收处理后串行视频信号，根据需要，由时钟模块导入不同的频率信号，将处理后串行视频信号转化为需要的PAL-D信号、LVDS信号和LVDS信号，并输出至外部播放设备或传输线路，完成异步图像实时叠加。
[0034]实际运行试验表明，本发明异步图像实时叠加控制器可将摄像头PAL-D格式视频、计算机VGA显示视频和LVDS视频叠加后又以其中任意一种视频格式输出显示，并且可控制选择叠加信号的通道和层数，目前由于技术、成本和应用环境等因素的考虑，该发明目前可以实现4层异步视频图像的叠加功能，适合在复杂的显示控制平台环境中使用，为特定显控设备提供了合理方案。
[0035]以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例公开如上，然而，并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当然会利用揭示的技术内容作出些许更动或修饰，成为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均属于本发明技术方案的范围内。
【主权项】
1.一种异步图像实时叠加控制器，包括输入电路、叠加控制单元、存储器和输出电路，叠加控制单元分别和输入电路、输出电路以及存储器相连接;其特征在于:所述的输入电路为多路输入，输入电路包括PAL-D信号转LVDS信号电路、VGA信号转LVDS信号电路和LVDS信号转LVDS信号电路中至少一种;所述的输出电路为多路输出并和输入电路相对应，输出电路包括LVDS信号转PAL-D信号电路、LVDS信号转VGA信号电路和LVDS信号转LVDS信号电路中至少一种;所述的叠加控制单元包括FPGA器件，FPGA器件上设有串并转换电路、并串转换电路、时钟模块和综合控制模块；串并转换电路和输入电路相对应，并串转换电路和输出电路相对应，综合控制模块包括FIFO缓存器、对输入综合控制模块的视频信号进行分层的叠加分层设置子模块、对分层后的视频信号进行透明色判断的透明色判断子模块、将视频信号截取为图像数据作为底图存入存储器的锁屏存储子模块以及控制视频信号进行分路及输出的输出控制子模块;综合控制模块通过FIFO缓存器分别和串并转换电路以及时钟模块相连接，综合控制模块的信号输出侧和并串转换电路相连接，并串转换电路和时钟模块相连接。2.根据权利要求1所述的异步图像实时叠加控制器，其特征在于:存储器为异步存储器件SRAM03.根据权利要求1所述的异步图像实时叠加控制器，其特征在于:时钟模块包括锁相回路。4.根据权利要求1、2或3所述的异步图像实时叠加控制器，其特征在于:FPGA器件为Altera公司的型号为EP4CE30F29的FPGA芯片。5.—种异步图像实时叠加方法，包括如下步骤: 步骤一、将外部视频信号导入输入电路，通过输入电路将不同频率、不同分辨率的PAL-D信号、VGA信号以及LVDS信号转换为同一频率、同一分辨率的待处理LVDS信号； 步骤二、通过串并转换电路将待处理LVDS信号解析为TFT信号，去掉R基色最低位和B基色最低位，获得待处理TFT信号； 步骤三、将待处理TFT信号导入FIFO缓存器通过时钟模块引入时钟标准频率信号，进行缓存处理，获得同步化的TFT信号； 步骤四、对同步化的TFT信号进行分层叠加处理，其中，叠加分层设置子模块对输入综合控制模块的视频信号进行分层;透明色判断子模块将RGB三基色的值均为“O”的设为透明色，将G基色最低值为“I”的设为黑色，并以时钟标准频率为基准，完成视频图像的叠加;锁屏存储子模块将视频信号以场同步信号为起始，当设置锁屏存储操作时，可将一屏图像数据存入存储器中，并作为底图用于叠加使用;输出控制子模块将同步叠加处理后的TFT信号有选择的输出到并串转换电路，转化为处理后的LVDS信号； 步骤五、输出电路接收处理后的LVDS信号，并根据时钟模块的频率信号进行进行频率调节，将标准频率的LVDS信号分别转换为所需频率的PAL-D信号、VGA信号或LVDS信号，并输出至外部播放设备或传输线路，完成异步图像实时叠加。6.根据权利要求5所述的异步图像实时叠加方法，其特征在于:时钟模块的时钟标准频率为65MHz。7.根据权利要求5所述的异步图像实时叠加方法，其特征在于:所述的待处理LVDS信号的分辨率为1024 X 768，显示方式为居中显示。8.根据权利要求6所述的异步图像实时叠加方法，其特征在于:待处理TFT信号和同步化的TFT信号均为18位。
【专利摘要】一种异步图像实时叠加控制器，包括输入电路、叠加控制单元、存储器和输出电路，叠加控制单元分别和输入电路、输出电路以及存储器相连接；本发明采用硬件处理结构，应用指向性强，实现所有视频信号均能高质量实时显示，并且实现实时叠加显示；采用叠加显示受控方式，信号数量和类型可以根据需要配置；采用分层可控结构，可以根据实际需要选择显示图像的主次关系；具有应用灵活、实现简单、功能可靠等特点。
【IPC分类】H04N7/01, H04N5/445
【公开号】CN105704408
【申请号】CN201610076645
【发明人】刘炳坤, 张凯, 宁立革
【申请人】天津市英贝特航天科技有限公司
【公开日】2016年6月22日
【申请日】2016年2月4日