一种cmos图像传感器数据信号的实时解串处理方法
【专利摘要】本发明公开了一种CMOS图像传感器数据信号的实时解串处理方法。本发明提出一种新的CMOS图像传感器数据信号实时处理方法，取代传统方案状态机的循环搜索查找，实现了高速串行源同步信号的实时解码处理。该CMOS图像传感器数据信号实时处理方法，基于线性时间逻辑电路，利用CMOS图像传感器输出的位时钟DCLK对双数据速率的串行数据流进行双沿锁存，保证锁存时钟与数据信号的相对相位；利用位时钟DCLK生成相位相同的半帧时钟DCLK1和帧时钟DCLK2，保证了不同频时钟域之间的相位差较小，有利于跨时钟域信号的稳定传输；利用连续两次锁存技术，实现从高频时钟域向较低频率时钟域的有效数据传递，从而最终实现传感器数据处理的高实时性。
【专利说明】
一种CMOS图像传感器数据信号的实时解串处理方法
技术领域
[0001]本发明涉及一种高速串行源同步信号的实时解串处理方法，特别涉及一种CMOS图像传感器输出数据信号的实时处理方法。【背景技术】
[0002]CMOS图像传感器广泛应用于各种图像捕获系统，由于其具有较高的数据输出带宽，较为通用的加工工艺，在高性能成像领域逐渐取代CCD图像传感器，成为主要成像器件。 尤其在高帧频成像系统中，利用其较高的数据输出带宽，一致性更好、处理速度更快的芯片内模拟信号处理技术，CMOS图像传感器已经成为主流的高帧频成像器件。与CCD图像传感器输出模拟电压不同，CMOS图像传感器将像元的感应电荷转换、采样量化后输出，其输出数据信号为高速串行数字信号，通常包含数据位时钟、数据帧标识和多路并行的数据信号，此类信号称为串行源同步信号，如图1所示。
[0003]CMOS图像传感器在不需要高实时性要求的应用场合，通常采用连续曝光输出的高帧频工作模式，这种模式下曝光与数据输出同步进行，图像曝光时刻与外部触发信号的时间关系不是十分紧密。在高实时性应用场合，要求成像系统在外部触发信号到来后极短的时间内进行曝光，且要求曝光的时刻精确可控，此时CMOS图像传感器不能采用普通的高帧频工作模式，而是需要一种高实时的触发曝光模式。
[0004]不同的工作模式决定了不同的数据信号处理方法，在连续曝光的高帧频工作模式，CMOS传感器的数据通常采用的处理方法是位时钟对齐、数据信号眼图搜索、数据帧查找等，通过控制状态机定时刷新，保证CMOS数据的稳定获取。状态机在进行对齐、搜索和查找的过程中，会带来相对较长的时间开销，且时间开销与电路信号质量密切相关，具有不确定性，因此这种方法不适用于高实时的触发曝光工作模式。
【发明内容】
[0005]为解决CMOS图像传感器在高实时触发曝光工作模式下，数据信号处理的高实时和时间长度精确可控等难题，本发明提出一种新的CMOS图像传感器数据信号实时处理方法， 取代传统方案状态机的循环搜索查找，实现了高速串行源同步信号的实时解码处理，从而可以使CMOS图像传感器在触发曝光模式下，高实时、高可靠的获取图像。
[0006]本发明的技术解决方案如下:
[0007]—种CMOS图像传感器数据信号实时处理方法，采用时间上具有线性序列关系的逻辑电路，按照以下步骤执行:
[0008]1]利用输入的位时钟信号DCLK，生成与之相位相同的三个时钟分频信号，其中同频时钟信号D CLK，半帧时钟信号D CLK1，帧时钟信号D CLK 2;
[0009]2]利用同频时钟信号DCLK的上升沿和下降沿，对输入数据和帧标识信号进行双数据速率锁存；
[0010]3]利用半帧时钟信号DCLK1，对DCLK锁存后的数据和帧标识进行连续两次锁存；
[0011]4]利用帧时钟信号DCLK2,对半帧时钟信号锁存的数据和帧标识进行连续两次锁存，锁存长度为帧长度的2倍；
[0012]5 ]从帧时钟信号DCLK2锁存的帧标识中确定出帧边界，即确定出数据帧在2倍帧长度寄存器中的位置；
[0013]6]根据搜索确定的帧数据位，对帧时钟DCLK2锁存的数据进行选择输出(两帧数据中拆分得到一帧数据)；[〇〇14]7 ]利用帧时钟DCLK2对选择输出的数据和帧标识进行锁存，至此，CMOS图像传感器输出的数据信号处理完毕。[0〇15]以上方案中，步骤1]中三个时钟分频信号的生成可以采用FPGA提供的时钟管理单元实现。
[0016]以上方案中，步骤5]确定帧边界，可以采用比对查找法，即对帧时钟信号DCLK2锁存的帧标识进行比对查找，在相应的两倍帧长度寄存器内搜索出帧边界。
[0017]本发明具有以下技术效果:
[0018]1、基于线性时间逻辑电路，利用CMOS图像传感器输出的位时钟DCLK对双数据速率的串行数据流进行双沿锁存，保证锁存时钟与数据信号的相对相位;利用位时钟DCLK生成相位相同的半帧时钟DCLK1和帧时钟DCLK2,保证了不同频时钟域之间的相位差较小，有利于跨时钟域信号的稳定传输;利用连续两次锁存技术，实现从高频时钟域向较低频率时钟域的有效数据传递，从而最终实现传感器数据处理的高实时性。[〇〇19]2、使用寄存器，比对查找逻辑等具有线性时间特性的电路实现数据帧识别，保证了信号处理时间长度的确定性和可控性。
[0020]3、本发明适用于绝大部分CMOS图像传感器，对不同的传感器仅需改变数据信号数量就能方便实现，具有广泛的适用性。
[0021]4、本发明所需的逻辑电路结构简单，硬件资源开销小，方便采用可编程逻辑器件实现。
[0022]5、本发明在实现CMOS图像传感器数据信号实时解串的同时，实现了高频率位时钟到低频率帧时钟的跨时钟域数据传递，方便进行后续图像数据处理。【附图说明】
[0023]图1是CMOS图像传感器输出信号时序图；[〇〇24]图2是本发明的逻辑示意图；[〇〇25]图3是跨时钟域数据传递示意图；
[0026]图4是比对查找法帧边界搜索示意图。【具体实施方式】[〇〇27]下面对本发明的技术原理和具体实现作进一步的详细介绍。[〇〇28] 步骤1:由输入的数据位时钟DCLK生成同相位的三个时钟，位时钟DCLK、半帧时钟 DCLK1和帧时钟DCLK2。[〇〇29]时钟生成可以采用FPGA普遍提供的时钟管理单元实现，位时钟用于进行数据位锁存，半帧时钟则用于以两倍帧频率锁存数据，帧时钟用于以帧频率锁存数据。帧长度取决于CMOS图像传感器的量化位数，比如量化精度12b i t的CMOS传感器，其数据帧长度为12位，即6 个DCLK周期。多个相位相同，频率不同的时钟用于从较高频率的数据位时钟域向较低频率的数据帧时钟域传递数据。
[0030]步骤2:使用生成的位时钟DCLK，对输入的串行数据和帧标识进行DDR锁存。
[0031]如图1所示，CMOS图像传感器的输出数据信号通常采用双数据速率格式，即数据位时钟的上升沿和下降沿分别对应两个有效数据位，而数据位时钟与数据信号和帧标识信号有一个相对相位，便于接收电路在信号稳定有效的时间窗口内进行数据接收。使用相位保持的DCLK，在上升沿和下降沿分别对数据信号进行锁存，可以获得双数据速率的有效数据。 [〇〇32]步骤3:使用生成的半帧时钟DCLK1，对DCLK锁存后的数据和帧标识，进行两次连续锁存。[〇〇33]如图3所示，使用半帧时钟对DCLK锁存后的数据进行锁存，连续两次锁存用于保证锁存数据的稳定，实现从高频时钟域到较低频时钟域的数据传递。[〇〇34]步骤4:使用生成的帧时钟DCLK2,对半帧时钟锁存后的数据和帧标识进行两次连续锁存。
[0035]如图3所示，使用帧时钟对半帧时钟锁存后的数据进行锁存，连续两次锁存用于保证跨时钟域数据传递的稳定性。
[0036]步骤5:根据锁存的帧标识，比对查找搜索帧边界。
[0037]如前述，利用帧时钟对数据信号和帧标识连续锁存两次，锁存数据宽度包含两帧数据，采用比对查找法在两帧数据内部搜索帧边界，按照数据位锁存的先后顺序，连续取4 位帧标识数据，同时进行比对判断是否为帧识别码，满足比对条件的4位数据标识帧边界的所在位置，并给出帧选择信号。帧长度为8位的帧边界搜索示意如图4所示，对锁存的数据， 每取4位进行比对，从最左边开始，同时搜索比对8次，即可查找到帧边界。由于帧识别码在一个时钟周期内只出现一次，因此8个搜索比对的结果中，必然只有一个满足条件，根据满足条件给出选择信号S，对寄存器中的数据进行帧拆分。
[0038]步骤6:根据搜索得到的帧边界，对帧时钟锁存的数据进行数据帧拆分。
[0039]上一步骤找到的帧边界标识帧数据在连续两帧锁存数据中的位置，根据帧标识给出的数据位选择信号，在帧时钟锁存的两帧数据中拆分得到一帧数据。
[0040]步骤7:使用帧时钟DCLK2，将拆分后的数据帧和帧标识进行锁存输出。[0041 ]使用帧时钟对拆分后的数据帧和帧标识进行锁存输出，每个时钟周期对应一个新的数据桢，至此，CMOS图像传感器的串行数据实时解串完毕。
[0042]本发明适用于输出信号具有串行源同步信号特征的CMOS图像传感器芯片，此类信号包含数据位时钟、帧识别信号和多路数据信号。对于不同的CMOS图像传感器，只需要根据具体的数据信号数量，设置数据处理通路即可实现数据信号的实时解串。本发明不需采用状态机或条件转移循环逻辑，在信号处理时间上具有实时性和确定性，适用于对成像系统实时性和时间确定性有较高要求的应用场合。[〇〇43]本发明已经在两款基于CMOS图像传感器的高实时图像采集系统上进行了试验，分别采用LUPA1300-A和LUX1310两款高性能CMOS图像传感器，设计实现了具有毫秒量级采集时间高实时图像采集系统。
【主权项】
1.一种CMOS图像传感器数据信号的实时解串处理方法，其特征在于:采用时间上具有 线性序列关系的逻辑电路，包括如下执行步骤:1]利用输入的位时钟信号DCLK，生成与之相位相同的三个时钟分频信号:同频时钟信 号DCLK、半帧时钟信号DCLK1和帧时钟信号DCLK2;2]利用同频时钟信号DCLK的上升沿和下降沿，对输入数据和帧标识分别进行双沿锁 存，保证锁存时钟与数据信号的相对相位；3]利用半帧时钟信号DCLK1，对同频时钟信号DCLK锁存后的数据和帧标识分别以两倍 帧频率进行连续两次锁存，锁存长度等于帧长度；4]利用帧时钟信号DCLK2,对半帧时钟信号DCLK1锁存的数据和帧标识分别以帧频率进 行连续两次锁存，锁存长度为帧长度的两倍；5 ]在两个帧标识长度内确定出帧边界；6]根据确定的帧边界，在帧时钟信号DCLK2锁存的两帧数据中拆分得到一帧数据；7]利用帧时钟信号DCLK2对步骤6]选择输出的数据和帧标识进行锁存输出，每个时钟 周期对应一个新的数据桢。2.根据权利要求1所述的实时解串处理方法，其特征在于:步骤1 ]中三个时钟分频信号 的生成采用FPGA提供的时钟管理单元实现。3.根据权利要求1所述的实时解串处理方法，其特征在于:步骤5]确定帧边界，是对帧 时钟信号DCLK2锁存的帧标识进行比对查找，在相应的两倍帧长度寄存器内搜索出帧边界。
【文档编号】H04N5/374GK106060432SQ201610388862
【公开日】2016年10月26日
【申请日】2016年6月2日
【发明人】严明, 杨少华, 李刚, 郭明安, 李斌康
【申请人】西北核技术研究所