一种信号实时性处理装置的制造方法
【技术领域】
[0001] 本发明涉及信号处理技术领域，具体涉及一种信号实时性处理装置。
【背景技术】
[0002] 目前，信号采集与处理技术已广泛应用于通信、图像、语音、电子等各种工业技术 领域。其中，数字信号的实时性处理技术对任何数字系统来说都是必不可少的。
[0003] 信号采集与处理技术的基本原理为：先从外界采集电信号（即模拟信号)，由于采 集到的电信号一般十分微弱，同时还夹杂有噪声和工频干扰，导致电信号失真，因此采集到 的电信号必须经过处理后才能进行A/D转换，然后将A/D转换的结果送到通用微处理器(如 现有的单片机或DSP)进行数字信号处理，待处理结束后再将处理结果传输给PC机。
[0004] 现有技术中，数字信号处理多采用傅立叶（Fourier )变换技术，其能够将原来难以 处理的时域信号转换成易于分析的频域信号(信号的频谱)，并能实现各种数字信号处理算 法及各种复杂控制算法。但是，傅立叶变换技术具有如下缺点：其需要在所有的模拟信号都 采集完成后才能得出数字信号的处理结果，无法满足数字信号的实时性处理要求，尤其在 一些对实时性处理的要求较高的场合，往往期望在信号处理时只能具有很小的延时，而傅 立叶变换技术明显无法满足较高的实时性处理要求。
[0005] 为了满足数字信号的实时性处理要求，现有技术提出了一种小波（Wavelet)变换 技术，与傅立叶变换技术相比，小波变换技术属于对空间（时间）和频率的局部变换，能有效 地从信号中提取有用信息，因而能实现数字信号的实时性处理，而且通过伸缩和平移等运 算功能可对函数或信号进行多尺度的细化分析，还解决了傅立叶变换技术不能解决的许多 其它难题。
[0006] 但是，现有的小波变换技术对数据的依赖关系复杂，运算量大，在一些需要实现数 字信号的高速实时性处理的场合往往无法满足要求，原因如下：现有的小波分解和重构多 采用单片机或DSP等通用微处理器实现，但通用微处理器的工作流程是按照既定指令流顺 序执行的，对信号作多层小波分解和重构时计算量较大，致使现有的小波变换技术在很多 情况下都无法满足数字信号的高速实时性处理要求，因而制约了其在高速实时信号处理领 域的应用。因此，行业内亟需一种能适用于高速实时信号处理领域的技术方案。
【发明内容】
[0007] 本发明所要解决的技术问题是针对现有技术中所存在的上述缺陷，提供一种能够 高速、实时地处理数字信号的信号实时性处理装置。
[0008] 解决本发明技术问题所采用的技术方案为：
[0009] 所述信号实时性处理装置包括：信号调理单元、模数转换单元、信号处理单元和接 口通信单元；
[0010] 所述信号调理单元用于将待处理的模拟信号进行放大、滤波处理后，输出至模数 转换单元； toon] 所述模数转换单元用于将信号调理单元处理后的模拟信号转换成串行数字信号， 并输出至信号处理单元；
[0012] 所述信号处理单元包括分解重构子单元，其包括因果滤波器，所述分解重构子单 元用于在模数转换单元输出串行数字信号的同时，就对该串行数字信号依次进行分解与重 构处理，以实时消除所述串行数字信号中的噪声，并将处理结果输出至接口通信单元；
[0013] 所述接口通信单元用于将信号处理单元输出的处理结果传输至上位机。
[0014] 优选地，所述因果滤波器分为分解因果滤波器和重构因果滤波器；
[0015] 所述分解重构子单元还包括抽取模块和插值模块；
[0016] 所述分解因果滤波器用于对模数转换单元输出的串行数字信号进行滤波处理后， 将处理结果输出至抽取模块；
[0017] 所述抽取模块用于将分解因果滤波器的处理结果进行两次抽取处理后，将抽取处 理结果输出至插值模块；
[0018] 所述插值模块用于将抽取模块的处理结果进行两次插值处理后，将插值处理结果 输出至重构因果滤波器；
[0019] 所述重构因果滤波器用于将插值模块的处理结果进行滤波处理后，将处理结果输 出至接口通信单元。
[0020] 优选地，所述分解因果滤波器包括分解低通因果滤波器和分解高通因果滤波器； 所述重构因果滤波器包括重构低通因果滤波器、重构高通因果滤波器和叠加模块；所述重 构低通因果滤波器和重构高通因果滤波器均与叠加模块相连；
[0021] 所述抽取模块分为第一抽取模块和第二抽取模块；所述插值模块分为第一插值模 块和第二插值模块；
[0022] 所述分解低通因果滤波器、第一抽取模块、第一插值模块和重构低通因果滤波器 依次相连；所述分解高通因果滤波器、第二抽取模块、第二插值模块和重构高通因果滤波器 依次相连。
[0023] 优选地，所述抽取模块输出的处理结果为：
【主权项】
1. 一种信号实时性处理装置，其特征在于，包括：信号调理单元、模数转换单元、信号 处理单元和接口通信单元； 所述信号调理单元用于将待处理的模拟信号进行放大、滤波处理后，输出至模数转换 单元； 所述模数转换单元用于将信号调理单元处理后的模拟信号转换成串行数字信号，并输 出至信号处理单元； 所述信号处理单元包括分解重构子单元，其包括因果滤波器；所述分解重构子单元用 于在模数转换单元输出串行数字信号的同时，就对该串行数字信号依次进行分解与重构处 理，以实时消除所述串行数字信号中的噪声，并将处理结果输出至接口通信单元； 所述接口通信单元用于将信号处理单元输出的处理结果传输至上位机。
2. 根据权利要求1所述的信号实时性处理装置，其特征在于， 所述因果滤波器分为分解因果滤波器和重构因果滤波器； 所述分解重构子单元还包括抽取模块和插值模块； 所述分解因果滤波器用于对模数转换单元输出的串行数字信号进行滤波处理后，将处 理结果输出至抽取模块； 所述抽取模块用于将分解因果滤波器的处理结果进行两次抽取处理后，将抽取处理结 果输出至插值模块； 所述插值模块用于将抽取模块的处理结果进行两次插值处理后，将插值处理结果输出 至重构因果滤波器； 所述重构因果滤波器用于将插值模块的处理结果进行滤波处理后，将处理结果输出至 接口通信单元。
3. 根据权利要求2所述的信号实时性处理装置，其特征在于， 所述分解因果滤波器包括分解低通因果滤波器和分解高通因果滤波器；所述重构因果 滤波器包括重构低通因果滤波器、重构高通因果滤波器和叠加模块；所述重构低通因果滤 波器和重构高通因果滤波器均与叠加模块相连； 所述抽取模块分为第一抽取模块和第二抽取模块；所述插值模块分为第一插值模块和 第二插值模块； 所述分解低通因果滤波器、第一抽取模块、第一插值模块和重构低通因果滤波器依次 相连；所述分解高通因果滤波器、第二抽取模块、第二插值模块和重构高通因果滤波器依次 相连。
4. 根据权利要求2所述的信号实时性处理装置，其特征在于， 所述抽取模块输出的处理结果为：
式（1)、（2)中，C(l(m)为输入信号，h(2k-m)为小波分解的尺度系数，g(2k-m)为小波分 解的小波系数，C1GO为第一层小波分解后的平滑系数，Cl1GO为第一层小波分解后的细节 系数； 所述重构因果滤波器输出的处理结果为：
式（3)中，C1GO为第一层小波分解后的平滑系数，Cl1GO为第一层小波分解后的细节 系数，2幻为小波重构的尺度系数，沉m-及)为小波重构的小波系数。
5. 根据权利要求1~4中任一项所述的信号实时性处理装置，其特征在于，所述模数转 换单元输出的串行数字信号为16位串行数字信号。
6. 根据权利要求1~4中任一项所述的信号实时性处理装置，其特征在于，所述信号处 理单元还包括逻辑控制子单元和逻辑时钟子单元；所述逻辑时钟子单元内储存有时钟；所 述逻辑控制子单元用于根据逻辑时钟子单元内的时钟控制模数转换单元进行模数转换的 起始时间和终止时间，以及控制模数转换单元输出串行数字信号的起始时间。
7. 根据权利要求1~4中任一项所述的信号实时性处理装置，其特征在于，所述接口通 信单元通过USB将信号处理单元输出的处理结果传输至上位机。
8. 根据权利要求1~4中任一项所述的信号实时性处理装置，其特征在于，所述信号处 理单元采用FPGA。
9. 根据权利要求8所述的信号实时性处理装置，其特征在于，所述FPGA内嵌有多个可 配置的DSP模块。
【专利摘要】本发明提供一种信号实时性处理装置，其包括：信号调理单元、模数转换单元、信号处理单元和接口通信单元；信号调理单元用于将待处理的模拟信号进行放大、滤波处理后，输出至模数转换单元；模数转换单元用于将信号调理单元处理后的模拟信号转换成串行数字信号，并输出至信号处理单元；信号处理单元包括分解重构子单元，其包括因果滤波器，所述分解重构子单元用于在模数转换单元输出串行数字信号的同时，就对该串行数字信号依次进行分解与重构处理，以实时消除所述串行数字信号中的噪声，并将处理结果输出至接口通信单元；接口通信单元用于将信号处理单元输出的处理结果传输至上位机。本发明所述信号实时性处理装置能够高速、实时地处理数字信号。
【IPC分类】G05B19-042
【公开号】CN104656494
【申请号】CN201310585469
【发明人】刘玉霞
【申请人】北大方正集团有限公司, 方正信息产业控股有限公司, 北京北大方正电子有限公司
【公开日】2015年5月27日
【申请日】2013年11月19日