一种用于rfid安全芯片的乘法器及实现方法
【技术领域】
[0001]本发明涉及数字信号处理技术领域，尤其涉及一种用于RFID安全芯片的乘法器及实现方法。
【背景技术】
[0002]公钥密码体制解决了对称密码体制中密钥更新和密钥传输等安全问题，因此得以在信息安全领域得到广泛的应用，以保证信息传输的机密性，完整性以及对通信双方之间的签名和验证。RSA算法和椭圆曲线密码体制ECC由于算法的安全性和实现的稳定性已广泛应用于信心安全产业中。RSA和ECC算法大多已硬件协处理器的方式实现，并集成到智能卡、U盾等安全芯片中。硬件实现RSA和ECC需要解决快速实现大数模乘运算这一关键问题。蒙哥马利模乘算法将复杂的模乘操作转换成简单的家纺和移位运算，因而特别适合于硬件实现。而蒙哥马利模乘的核心在于高速并行乘法器设计。
[0003]并行乘法器主要由三部分组成:(I)部分积产生电路；(2)部分积压缩树；(3)最终进位传播加法器。采用华莱士树结构的部分积压缩器采用进位保留的方式压缩，将部分积产生电路所产生的部分积快速压缩成2个部分积。传统的华莱士压缩树由3-2压缩器或者4-2压缩器组成，当部分积数量较多时，这种类型的压缩树架构的优势受到限制，存在组合逻辑关键路径较长和延时较大的问题，从而导致的安全芯片工作速度难以继续提升。
【发明内容】
[0004]本发明的目的在于克服现有技术的不足，本发明提供了一种用于射频识别(Rad1Frequency Identificat1n，RFID)安全芯片的乘法器及实现方法，可以降低乘法器压缩树关键路径和延时，提尚安全芯片的运彳丁速度。
[0005]为了解决上述问题，本发明提出了一种用于RFID安全芯片的乘法器，所述乘法器包括:
[0006]部分积产生电路，用于产生部分积，并将所述部分积输入到压缩电路；
[0007]压缩电路，用于接收部分积产生电路所产生的部分积，对部分积压缩处理获得压缩后的临时变量，并将临时变量输入到进位传播加法器；
[0008]进位传播加法器，用于对所述临时变量进行压缩处理，并获得乘法结果。
[0009]优选地，所述压缩电路包括:
[0010]第一级压缩电路，用于接收所述部分积产生电路所产生的部分积，并对所述部分积进行压缩处理，获得第一临时变量，并将所述第一临时变量输入到第二级压缩电路；
[0011]第二级压缩电路；用于接收所述第一临时变量，并对所述第一临时变量进行压缩处理，获得第二临时变量，并将所述第二临时变量输入到第三级压缩电路；
[0012]第三级压缩电路，用于接收所述第二临时变量，并对所述第二临时变量进行压缩处理，获得第三临时变量，并将所述第三临时变量输入到第四级压缩电路；
[0013]第四级压缩电路，用于接收所述第三临时变量，并对所述第三临时变量进行压缩处理，获得中间数据，并将所述中间数据输入到所述进位传播加法器。
[0014]优选地，所述部分积产生电路用于产生36项部分积。
[0015]优选地，所述第一级压缩电路由9个4-2压缩器组成，用于将所述36项部分积压缩成18个临时变量，并将18个临时变量输入到第二级压缩电路。
[0016]优选地，所述第二级压缩电路由4个4-2压缩器组成，用于将所述第一级压缩电路所压缩成的18个临时变量中的16个临时变量压缩成8个临时变量，并将8个临时变量输入到第三级压缩电路。
[0017]优选地，所述第三级压缩电路由2个5-2压缩器组成，用于将所述第二级压缩电路所压缩成的8个临时变量和所述第一级压缩电路所压缩成的18个临时变量中剩余的2个临时变量压缩成4个临时变量，并将4个临时变量输入到第四级压缩电路。
[0018]优选地，所述第四级压缩电路由I个4-2压缩器组成，用于将所述第三级压缩电路所压缩成的4个临时变量压缩成2个中间数据，并将2个中间数据输入到所述进位传播加法器。
[0019]相应地，本发明还提供一种用于RFID安全芯片的乘法器的实现方法，所述方法包括:
[0020]产生部分积，并将所述部分积输入到压缩电路；
[0021]所述压缩电路接收部分积产生电路所产生的部分积，对部分积压缩处理获得压缩后的临时变量，并将临时变量输入到进位传播加法器；
[0022]所述进位传播加法器对所述临时变量进行压缩处理，并获得乘法结果。
[0023]优选地，所述压缩电路接收部分积产生电路所产生的部分积，对部分积压缩处理获得压缩后的临时变量，并将临时变量输入到进位传播加法器的步骤包括:
[0024]第一级压缩电路接收所述部分积产生电路所产生的部分积，并对所述部分积进行压缩处理，获得第一临时变量，并将所述第一临时变量输入到第二级压缩电路；
[0025]所述第二级压缩电路接收所述第一临时变量，并对所述第一临时变量进行压缩处理，获得第二临时变量，并将所述第二临时变量输入到第三级压缩电路；
[0026]所述第三级压缩电路接收所述第二临时变量，并对所述第二临时变量进行压缩处理，获得第三临时变量，并将所述第三临时变量输入到第四级压缩电路；
[0027]所述第四级压缩电路接收所述第三临时变量，并对所述第三临时变量进行压缩处理，获得中间数据，并将所述中间数据输入到所述进位传播加法器。
[0028]在本发明实施例中，通过混合压缩树减少树型结构中的求和级数，可以降低乘法器压缩树关键路径，减小电路延时，提高安全芯片的运行速度，适合于集成到智能卡芯片的RSA或者ECC协处理器中，以提高协处理器的工作速度。
【附图说明】
[0029]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
[0030]图1是本发明实施例的用于RFID安全芯片的乘法器的结构组成示意图；
[0031]图2是本发明的用于RFID安全芯片的乘法器的另一实施例的结构组成示意图；
[0032]图3是本发明实施例中乘法器的混合型压缩树的架构示意图；
[0033]图4是本发明实施例中内嵌本压缩树的乘法器的架构示意图；
[0034]图5是本发明实施例的用于RFID安全芯片的乘法器的实现方法的流程示意图。
【具体实施方式】
[0035]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0036]图1是本发明实施例的用于RFID安全芯片的乘法器的结构组成示意图，如图1所示，该乘法器包括:
[0037]部分积产生电路I，用于产生部分积，并将部分积输入到压缩电路；
[0038]压缩电路2，用于接收部分积产生电路I所产生的部分积，对部分积压缩处理获得压缩后的临时变量，并将临时变量输入到进位传播加法器3;
[0039]进位传播加法器3，用于对临时变量进行压缩处理，并获得乘法结果。
[0040]图2示出了本发明的乘法器的另一实施例的结构组成，如图2所示，压缩电路2进一步包括:
[0041]第一级压缩电路20，用于接收部分积产生电路所产生的部分积，并对部分积进行压缩处理，获得第一临时变量，并将第一临时变量输入到第二级压缩电路21;
[0042]第二级压缩电路21;用于接收第一临时变量，并对第一临时变量进行压缩处理，获得第二临时变量，并将第二临时变量输入到第三级压缩电路22;
[0043]第三级压缩电路22，用于接收第二临时变量，并对第二临时变量进行压缩处理，获得第三临时变量，并将第三临时变量输入到第四级压缩电路23;
[0044]第四级压缩电路23，用于接收第三临时变量，并对第三临时变量进行压缩处理，获得中间数据，并将中间数据输入到进位传播加法器3。
[0045]下面结合图3、图4对本发明实施例的乘法器进行进一步说明。
[0046]乘法器中的混合型压缩树的架构如图2所示，该压缩树由4-2和5-2压缩器混合构成，一共有4级压缩电路，第I，2，4级压缩电路由4-2压缩器组成，而第3级压缩电路则由5-2压缩器组成，这种混合设计的主要目的在于降低压缩树的关键路径。4-2压缩器具有2级全加器延时，其功能是将4项部分积压缩成2项临时变量。而5-2压缩器具有3级全加器延时，其功能是讲5项部分积压缩成3项临时变量。压缩树其输入端为来自于并行乘法器的部分积产生电路所产生36项部分积，输出端为压缩后的2项结果C和S，并输出到下一级的进位传播加法器中。
[0047]具体实施中，第一级压缩电路20由9个4-2压缩器组成，用于将36项部分积压缩成18个临时变量，并将18个临时变量输入到第二级压缩电路21。
[0048]第二级压缩电路21由4个4-2压缩器组成，用于将第一级压缩电路20所压缩成的18个临时变量中的16个临时变量压缩成8个临时变量，并将8个临时变量输入到第三级压缩电路22。
[0049]第三级压缩电路22由2个5-2压缩器组成，用于将第二级压缩电路21所压缩成的8个临时变量和第一级压缩电路所压缩成的18个临时变量中剩余的2个临时变量压缩成4个临时变量，并将4个临时变量输入到第四级