压缩电路23。
[0050]第四级压缩电路23由I个4-2压缩器组成，用于将第三级压缩电路22所压缩成的4个临时变量压缩成2个中间数据，并将2个中间数据输入到进位传播加法器3。
[0051]乘法器从运算方式上主要分为串行和并行乘法器。串行乘法器部分积的产生和累加都是按顺序执行，消耗资源较小，适合对芯片面积要求比较高的场合。并行运算方式以面积换取速度，采用大量运算部件将部分积产生和累加同时进行，这种方式通常用于高性能乘法器结构设计中。提高乘法器运算速度的方法是利用树型结构减少求和级数，其中华莱士树是其中最著名的一种，它特别适合于16位以上的乘法器设计中。
[0052]本发明主要用于集成到高速并乘法器中，通常如图4所示。该乘法器的主要功能是执行乘法运算:P = X*Y。它主要由Booth编码器，Booth解码器，混合型压缩式和最终的进位传播加法器组成。
[0053]并行乘法器的基本工作原理可描述如下。首先Booth编码器根据Booth编码算法对乘数X进行Booth编码，然后Booth选择器将根据被乘数Y来选择Booth编码并产生36项部分积输出。本发明所提出的混合型压缩树则将36项部分积压缩中两项中间数据C和S，本发明的压缩树降低了关键路径延时从而提高了乘法器的整体运行速度。最后进位传播加法器则将压缩器所产生的中间数据C和S压缩成最终的乘法结果输出P。该结构乘法器的部分积产生电路采用了Booth编码结构，其产生的部分积数目为传统乘法器的一半。在部分积压缩阶段采用了混合型华莱士压缩树结构，对所产生的部分积进行快速并行压缩处理，有效地提升了部分积压缩的速度。在电路结构上，部分积产生和部分积压缩采用并行排练结构，大大的提升了部分积产生的速度。
[0054]相应地，本发明实施例还提供一种用于RFID安全芯片的乘法器的实现方法，如图5所示，该方法包括:
[0055]S51，产生部分积，并将部分积输入到压缩电路；
[0056]S52，压缩电路接收部分积产生电路所产生的部分积，对部分积压缩处理获得压缩后的临时变量，并将临时变量输入到进位传播加法器；
[0057]S53，进位传播加法器对临时变量进行压缩处理，并获得乘法结果。
[0058]进一步地，S52包括:
[0059]第一级压缩电路接收部分积产生电路所产生的部分积，并对部分积进行压缩处理，获得第一临时变量，并将第一临时变量输入到第二级压缩电路；
[0060]第二级压缩电路接收第一临时变量，并对第一临时变量进行压缩处理，获得第二临时变量，并将第二临时变量输入到第三级压缩电路；
[0061]第三级压缩电路接收第二临时变量，并对第二临时变量进行压缩处理，获得第三临时变量，并将第三临时变量输入到第四级压缩电路；
[0062]第四级压缩电路接收第三临时变量，并对第三临时变量进行压缩处理，获得中间数据，并将中间数据输入到进位传播加法器。
[0063]第一级压缩电路由9个4-2压缩器组成，将部分积产生电路所产生的36项部分积压缩成18个临时变量，并将18个临时变量输入到第二级压缩电路。
[0064]第二级压缩电路由4个4-2压缩器组成，将第一级压缩电路所压缩成的18个临时变量中的16个临时变量压缩成8个临时变量，并将8个临时变量输入到第三级压缩电路。
[0065]第三级压缩电路由2个5-2压缩器组成，将第二级压缩电路所压缩成的8个临时变量和第一级压缩电路所压缩成的18个临时变量中剩余的2个临时变量压缩成4个临时变量，并将4个临时变量输入到第四级压缩电路。
[0066]第四级压缩电路由I个4-2压缩器组成，将第三级压缩电路所压缩成的4个临时变量压缩成2个中间数据，并将2个中间数据输入到进位传播加法器3。
[0067]本发明方法实施例中的流程处理可参见本发明的实施例中各功能模块的功能，这里不再赘述。
[0068]在本发明实施例中，通过混合压缩树减少树型结构中的求和级数，可以降低乘法器压缩树关键路径，减小电路延时，提高安全芯片的运行速度，适合于集成到智能卡芯片的RSA或者ECC协处理器中，以提高协处理器的工作速度。
[0069]本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，该程序可以存储于一计算机可读存储介质中，存储介质可以包括:只读存储器(R0M，Read Only Memory)、随机存取存储器(RAM，RandomAccess Memory)、磁盘或光盘等。
[0070]另外，以上对本发明实施例所提供的用于RFID安全芯片的乘法器及实现方法进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在【具体实施方式】及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
【主权项】
1.一种用于RFID安全芯片的乘法器，其特征在于，所述乘法器包括: 部分积产生电路，用于产生部分积，并将所述部分积输入到压缩电路； 压缩电路，用于接收部分积产生电路所产生的部分积，对部分积压缩处理获得压缩后的临时变量，并将临时变量输入到进位传播加法器； 进位传播加法器，用于对所述临时变量进行压缩处理，并获得乘法结果。2.如权利要求1所述的用于RFID安全芯片的乘法器，其特征在于，所述压缩电路包括: 第一级压缩电路，用于接收所述部分积产生电路所产生的部分积，并对所述部分积进行压缩处理，获得第一临时变量，并将所述第一临时变量输入到第二级压缩电路； 第二级压缩电路;用于接收所述第一临时变量，并对所述第一临时变量进行压缩处理，获得第二临时变量，并将所述第二临时变量输入到第三级压缩电路； 第三级压缩电路，用于接收所述第二临时变量，并对所述第二临时变量进行压缩处理，获得第三临时变量，并将所述第三临时变量输入到第四级压缩电路； 第四级压缩电路，用于接收所述第三临时变量，并对所述第三临时变量进行压缩处理，获得中间数据，并将所述中间数据输入到所述进位传播加法器。3.如权利要求1或2所述的用于RFID安全芯片的乘法器，其特征在于，所述部分积产生电路用于产生36项部分积。4.如权利要求3所述的用于RFID安全芯片的乘法器，其特征在于，所述第一级压缩电路由9个4-2压缩器组成，用于将所述36项部分积压缩成18个临时变量，并将18个临时变量输入到第二级压缩电路。5.如权利要求4所述的用于RFID安全芯片的乘法器，其特征在于，所述第二级压缩电路由4个4-2压缩器组成，用于将所述第一级压缩电路所压缩成的18个临时变量中的16个临时变量压缩成8个临时变量，并将8个临时变量输入到第三级压缩电路。6.如权利要求5所述的用于RFID安全芯片的乘法器，其特征在于，所述第三级压缩电路由2个5-2压缩器组成，用于将所述第二级压缩电路所压缩成的8个临时变量和所述第一级压缩电路所压缩成的18个临时变量中剩余的2个临时变量压缩成4个临时变量，并将4个临时变量输入到第四级压缩电路。7.如权利要求6所述的用于RFID安全芯片的乘法器，其特征在于，所述第四级压缩电路由I个4-2压缩器组成，用于将所述第三级压缩电路所压缩成的4个临时变量压缩成2个中间数据，并将2个中间数据输入到所述进位传播加法器。8.一种用于RFID安全芯片的乘法器的实现方法，其特征在于，所述方法包括: 产生部分积，并将所述部分积输入到压缩电路； 所述压缩电路接收部分积产生电路所产生的部分积，对部分积压缩处理获得压缩后的临时变量，并将临时变量输入到进位传播加法器； 所述进位传播加法器对所述临时变量进行压缩处理，并获得乘法结果。9.如权利要求8所述的用于RFID安全芯片的实现方法，其特征在于，所述压缩电路接收部分积产生电路所产生的部分积，对部分积压缩处理获得压缩后的临时变量，并将临时变量输入到进位传播加法器的步骤包括: 第一级压缩电路接收所述部分积产生电路所产生的部分积，并对所述部分积进行压缩处理，获得第一临时变量，并将所述第一临时变量输入到第二级压缩电路； 所述第二级压缩电路接收所述第一临时变量，并对所述第一临时变量进行压缩处理，获得第二临时变量，并将所述第二临时变量输入到第三级压缩电路； 所述第三级压缩电路接收所述第二临时变量，并对所述第二临时变量进行压缩处理，获得第三临时变量，并将所述第三临时变量输入到第四级压缩电路； 所述第四级压缩电路接收所述第三临时变量，并对所述第三临时变量进行压缩处理，获得中间数据，并将所述中间数据输入到所述进位传播加法器。
【专利摘要】本发明实施例公开了一种用于RFID安全芯片的乘法器及实现方法，其中，该乘法器包括：部分积产生电路，用于产生部分积，并将所述部分积输入到压缩电路；压缩电路，用于接收部分积产生电路所产生的部分积，对部分积压缩处理获得压缩后的临时变量，并将临时变量输入到进位传播加法器；进位传播加法器，用于对所述临时变量进行压缩处理，并获得乘法结果。在本发明实施例中，通过混合压缩树减少树型结构中的求和级数，可以降低乘法器压缩树关键路径，减小电路延时，提高安全芯片的运行速度，适合于集成到智能卡芯片的RSA或者ECC协处理器中，以提高协处理器的工作速度。
【IPC分类】G06F7/533, G06F7/504, G06K19/07
【公开号】CN105653240
【申请号】
【发明人】廖良著, 丁颜玉, 龙辉, 刘继采
【申请人】深圳市正东源科技有限公司
【公开日】2016年6月8日
【申请日】2015年12月30日