实施例中，在存储器控制电路单元104 (或存储器管理电路202)将错误检查与校正码框804写入至实体编程单元之中的第一实体编程单元804的操作中，存储器控制电路单元104 (或存储器管理电路202)是将一虚拟数据信息1006和错误检查与校正码框ECCF—并写入至第一实体编程单元804。特别是，虚拟数据信息1006会记录对应第一实体编程单元804的虚拟数据的态样，在此，虚拟数据的态样会记录为虚拟数据DD的长度。例如，假设大小为2KB的写入数据WD经过压缩后产生大小为1.8KB的第一数据F⑶时，存储器控制电路单元104 (或存储器管理电路202)会使用大小为0.2KB的虚拟数据DD来填塞第一数据FCD来产生第二数据802。因此，在本范例实施例中，存储器控制电路单元104 (或存储器管理电路202)会将此虚拟数据DD的长度记录为200字节(S卩，0.2KB)并储存于第一实体编程单元804的虚拟数据信息1006 中。
[0186]图13是根据第二范例实施例所示出的通过虚拟数据的态样来调整所读取的数据以增强错误检查与校正码的校正能力的范例。
[0187]请参照图13，在读取过程中，未校正的第三数据802’是通过所读取的错误检查与校正码ECC’来错误校正。在此，由于第三数据802’与错误检查与校正码ECC’内的错误比特EB的数目为10，因此，发生在所读取的数据的错误比特的数目大于最大可校正错误比特数(在此假设为8)，也即，此时将无法使用错误检查与校正码ECC’来校正第三数据802’以获得已校正数据(XD。在此，存储器控制电路单元104(或存储器管理电路202)会从第一实体编程单元804中读取虚拟数据信息1006并依据所读取的虚拟数据信息1006识别对应第一实体编程单元804的虚拟数据DD的长度为200字节，并且依据对应第一实体编程单元804的虚拟数据DD的长度，将排列在第三数据802’最后的200字节以虚拟数据DD来取代以获得第四数据902。特别是，排列在此第三数据802’最后的此些数据比特的长度(即，200字节)是等于虚拟数据DD的长度。因此，错误检查与校正电路214仍可顺利地使用错误检查与校正码ECC’来将未校正的第三数据802’校正以还原为第二数据802。具体来说，由于图13所示的10个错误比特之中，2个错误比特EB是发生在数据DD’中，而数据DD’已在上述操作中，被调整并校正为虚拟数据DD，据此，第四数据902 (即，经调整后的第三数据802’)与错误检查与校正码ECC’内仅包含8个错误比特EB，并且欲校正的错误比特数未超过错误检查与校正电路214可错误校正的错误比特的数目。也就是说，错误检查与校正电路214可使用错误检查与校正码来校正此第四数据902以获得已校正数据(XD，并且已校正数据C⑶(如图13所示)会相同于第二数据802 (如图12所示)，之后已校正数据CXD也可被顺利地解压缩以取得读取数据RD (即，原写入的写入数据WD)。
[0188]第三范例实施例
[0189]第三范例实施例的存储器储存装置的硬件结构本质上是相同于第一范例实施例的存储器储存装置的硬件结构，其差异之处在于第三范例实施例的存储器储存装置是通过识别所读取的数据中的一组连续数据比特来调整所读取的数据以增强错误检查与校正码的校正能力。以下将使用第一范例实施例的存储器储存装置的附图与元件编号来详细说明第三范例实施例的存储器储存装置的运行。
[0190]图14A与14B是根据第三范例实施例所示出的通过识别所读取的数据中的一组连续数据比特来调整所读取的数据的范例。
[0191]请参照图14A，在本范例实施例中，存储器控制电路单元104 (或存储器管理电路202)将写入数据压缩以产生第一数据F⑶，将虚拟数据DD填补至第一数据F⑶以产生第二数据802，以第二数据802、管理信息SP与错误检查与校正码ECC产生错误检查与校正码框ECCF以及将错误检查与校正码框ECCF写入至第一实体编程单元804的方法是相同于第一范例实施例中图8所示的方法，在此不再重复。值得一提的是，若大小为2KB的写入数据经过压缩后产生大小为1.8KB的压缩数据时，存储器管理电路202会使用大小为0.2KB的虚拟数据DD来填塞所产生的第二数据802，以达到编程至数据比特区的数据量仍维持在2KB。如上所述，在本范例实施例中，存储器控制电路单元104 (或存储器管理电路202)会将虚拟数据DD的多个数据比特以第一值来填入，例如，此第一值为"F"，然而，本发明不限于此。例如，在另一范例实施例中，虚拟数据DD的每一数据比特可以是任何的数值或符号。
[0192]请参照图14B，在读取过程中，对应第二数据802的未校正的第三数据802’是通过所读取的错误检查与校正码ECC’来错误校正。在此，由于第三数据802’与错误检查与校正码ECC’内的错误比特EB的数目为12，因此，发生在所读取的数据的错误比特的数目大于最大可校正错误比特数(在此假设为8)时，也即，此时将无法使用错误检查与校正码ECC’来校正第三数据802’以获得已校正数据(XD。在此，存储器控制电路单元104 (或存储器管理电路202)会从第三数据802’的最后一个数据比特开始扫描第三数据802’的每个数据比特，并识别第三数据802’之中的一组连续数据比特。在本范例实施例中，存储器管理电路202会以5个连续数据比特为一组，当连续扫描到5个连续的数据比特皆为第一值(即，“F”)时，会将其视为一组连续数据比特(即，“FFFFF”)，然而，本发明并不加以限制一组连续数据比特的个数。例如，在另一范例实施例中，一组连续数据比特的个数可以设为4个或大于5个以上。
[0193]在本范例实施例中，存储器控制电路单元104 (或存储器管理电路202)会将第三数据802’之中接续在所识别的至少一组连续数据比特之后的至少一个数据比特的值以第一值(即，〃F〃)来取代以产生第四数据。具体来说，存储器控制电路单元104(或存储器管理电路202)会将第三数据802’内的所有这类连续数据比特搜寻出来，并识别所搜寻出的排列在最前面的一组连续数据比特以及之后的数据比特应为虚拟数据。例如，存储器控制电路单元104(或存储器管理电路202)会先扫描到第一组连续数据比特1402，然后，继续扫描直到扫描到最后一组连续数据比特1404为止。由此可确保当存储器管理电路202将第三数据802’之中接续在最后一组连续数据比特1404之后的至少一个数据比特的值以第一值(即，〃F〃)来取代时每一个错误比特皆可以被取代到。
[0194]此后，错误检查与校正电路214即可使用错误检查与校正码ECC’来校正依据虚拟数据的态样调整未校正的第三数据802’所获得的第四数据902以还原为第二数据802。具体来说，由于图14B所示的12个错误比特之中，4个错误比特EB是发生在数据DD’中，而数据DD’已在上述操作中，被调整并校正为虚拟数据DD，据此，第四数据902(即，经调整后的第三数据802’)与错误检查与校正码ECC’内仅包含8个错误比特EB，因此，欲校正的错误比特数未超过错误检查与校正电路214可错误校正的错误比特的数目。也就是说，错误检查与校正电路214可使用错误检查与校正码ECC’来校正第四数据902以获得已校正数据(XD，并且如图14A与14B所示，已校正数据C⑶会相同于第二数据802，之后已校正数据CXD也可被顺利地解压缩以取得读取数据RD (即，原写入的写入数据WD)。
[0195]第四范例实施例
[0196]第四范例实施例的存储器储存装置的硬件结构本质上是相同于第一范例实施例的存储器储存装置的硬件结构，其差异之处在于第四范例实施例的存储器储存装置是通过识别所读取的数据中的两组不同的连续数据比特来调整所读取的数据以增强错误检查与校正码的校正能力。以下将使用第一范例实施例的存储器储存装置的附图与元件编号来详细说明第四范例实施例的存储器储存装置的运行。
[0197]图15A与15B是根据第四范例实施例所示出的通过识别所读取的数据中的两组不同的连续数据比特来调整所读取的数据的范例。
[0198]请参照图15A，在本范例实施例中，存储器控制电路单元104 (或存储器管理电路202)将写入数据压缩以产生第一数据F⑶，将虚拟数据DD填补至第一数据F⑶以产生第二数据802，以第二数据802、管理信息SP与错误检查与校正码ECC产生错误检查与校正码框ECCF以及将错误检查与校正码框ECCF写入至第一实体编程单元804的方法是相同于第一范例实施例中图8所示的方法，在此不再重复。值得一提的是，若大小为2KB的写入数据经过压缩后产生大小为1.8KB的压缩数据时，存储器管理电路202会使用大小为0.2KB的虚拟数据DD来填塞所产生的第二数据802，以达到编程至数据比特区的数据量仍维持在2KB。特别是，在本范例实施例中，存储器管理电路202会将虚拟数据DD的多个数据比特以第一值来填入并且在此些第一值之前还填入一组第二值。在此，例如，第一值为〃F〃且第二值是"O"。然而，本发明不限于此。例如，在另一范例实施例中，第一值与第二值可以分别是任何其他的数值或符号。值得注意的是，第一值会不相同于第二值。
[0199]请参照图15B，在读取过程中，未校正的第三数据802’是通过所读取的错误检查与校正码ECC’来错误校正。在此，由于第三数据802’与错误检查与校正码ECC’内的错误比特EB的数目为12，因此，发生在所读取的数据的错误比特的数目大于最大可校正错误比特数(在此假设为8)，也即，此时将无法使用错误检查与校正码ECC’来校正第三数据802’以获得已校正数据(XD。在此情况下，存储器管理电路202会从第三数据802’的最后一个数据比特开始扫描第三数据802’的每个数据比特，并识别第三数据802’之中的一组连续数据比特与另一组连续数据比特，其中两组连续数据比特并不相同。在本范例实施例中，存储器管理电路202会以5个连续数据比特为一组，当连续扫描到5个连续的数据比特皆为第一值(即，“F”)时，会将其视为一组连续数据比特(即，“FFFFF”)，然而，本发明并不加以限制一组连续数据比特的个数。例如，在另一范例实施例中，一组连续数据比特的个数可以设为4个或大于5个以上。由于存储器管理电路202是从第三数据802’的最后一个数据比特开始扫描第三数据802’的每个数据比特，因此，存储器控制电路单元104 (或存储器管理电路202)会接着扫描到另一组不同的连续数据比特，且此组连续数据比特的4个数据比特皆为第二值“O”。
[0200]在本范例实施例中，存储器管理电路202会将第三数据802’之中接续在所识别的另一组连续数据比特(即，其连续数据比特为第二值的一组连续数据比特)之后的至少一个数据比特的值以第一值(即，〃F〃)来取代。具体来说，存储器管理电路202会从第二数据的最后开始往前扫描到第一组连续数据比特1402或多组其连续比特皆为第一值的连续数据比特。特别是，若在其中一组其连续比特皆为第一值的连续数据比特之前发现其连续比特皆为第二值的另一组连续数据比特1502时，表示此另一组连续数据比特1502以及其后的数据比特皆为虚拟数据，由此，可正确地将数据DD’中的错误比特皆校正为其数据比特皆为第一值的虚拟数据DD。
[0201]此后，错误检查与校正电路214即可使用错误检查与校正码ECC’来校正依据虚拟数据的态样调整未校正的第三数据802’所获得的第四数据902以还原为第二数据802。具体来说，由于图15B所示的12个错误比特之中，4个错误比特EB是发生在数据DD’中，而数据DD’已在上述操作中，被调整并校正为虚拟数据DD，据此，第四数据902(即，经调整后的第三数据802’)与错误检查与校正码ECC’内仅包含8个错误比特EB，因此，欲校正的错误比特数未超过错误检查与校正电路214可错误校正的错误比特的数目。也就是说，错误检查与校正电路214可使用错误检查与校正码ECC’来校正第四数据902以获得已校正数据(XD，并且如图15A与15B所示，已校正数据CXD会相同于第二数据802，之后，已校正数据CXD也可被解压缩以获得读取数据RD (即，原写入的写入数据WD)。
[0202]综上所述，本发明范例实施例所提出的数据存取方法、存储器控制电路单元与存储器储存装置能够根据虚拟数据的态样来调整所读取的数据，以将所读取的部分的数据以虚拟数据的态样来校正，由此增强错误检查与校正码对所读取的其余的数据的保护与校正能力，基此，可校正更多的错误比特并且确保所存取的数据的正确性与可靠度。
[0203]最后应说明的是:以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
【主权项】
1.一种数据存取方法，其特征在于，用于可复写式非易失性存储器组件，该可复写式非易失性存储器组件包括多个实体抹除单元，且每一该些实体抹除单元包括多个实体编程单元，其中该数据存取方法包括: 将虚拟数据填补至第一数据以产生第二数据，产生对应该第二数据的错误检查与校正码，根据该第二数据与该错误检查与校正码产生错误检查与校正码框，将该错误检查与校正码框写入至该些实体编程单元之中的第一实体编程单元，并且将逻辑地址映射至该第一实体编程单元； 接收读取指令，其中该读取指令指示从该逻辑地址中读取数据； 从该第一实体编程单元中读取该错误检查与校正码框以获取读取数据串，其中该读取数据串包括第三数据与该错误检查与校正码； 当无法通过该错误检查与校正码来校正该第三数据以获得已校正数据时，依据该虚拟数据的态样来调整该第三数据以产生第四数据，并使用该错误检查与校正码来校正该第四数据以获得该已校正数据，其中该已校正数据相同于该第二数据； 从该已校正数据中移除该虚拟数据以获得第五数据。2.根据权利要求1所述的数据存取方法，其特征在于，还包括: 接收写入指令，其中该写入指令指示将写入数据写入至该逻辑地址； 压缩该写入数据以产生该第一数据； 解压缩该第五数据以获得读取数据，其中该读取数据相同于该写入数据；以及 传送该读取数据以响应该读取指令。3.根据权利要求1所述的数据存取方法，其特征在于，还包括: 将对应该第一实体编程单元的该虚拟数据的态样记录于一虚拟数据登录表中，其中该虚拟数据的态样包括该虚拟数据的长度。4.根据权利要求3所述的数据存取方法，其特征在于， 其中将该虚拟数据填补至该第一数据以产生该第二数据的步骤包括:接续该第一数据的最后一个数