据比特填入该虚拟数据以产生该第二数据， 其中依据该虚拟数据的态样来调整该第三数据以产生该第四数据的步骤包括: 依据该虚拟数据登录表识别对应该第一实体编程单元的该虚拟数据的长度，并且依据对应该第一实体编程单元的该虚拟数据的长度，将排列在该第三数据最后的多个数据比特以该虚拟数据来取代以获得该第四数据，其中该排列在该第三数据最后的该些数据比特的长度是等于该虚拟数据的长度。5.根据权利要求1所述的数据存取方法，其特征在于，将该错误检查与校正码框写入至该些实体编程单元之中的该第一实体编程单元的步骤包括: 将虚拟数据信息和该错误检查与校正码框写入至该第一实体编程单元，其中该虚拟数据信息记录对应该第一实体编程单元的该虚拟数据的态样，且该虚拟数据的态样包括该虚拟数据的长度。6.根据权利要求5所述的数据存取方法，其特征在于， 其中将该虚拟数据填补至该第一数据以产生该第二数据的步骤包括:接续该第一数据的最后一个比特填入该虚拟数据以产生该第二数据， 其中依据该虚拟数据的态样来调整该第三数据以产生该第四数据的步骤包括: 从该第一实体编程单元中读取该虚拟数据信息，依据所读取的该虚拟数据信息识别对应该第一实体编程单元的该虚拟数据的长度，并且依据对应该第一实体编程单元的该虚拟数据的长度，将排列在该第三数据最后的多个数据比特以该虚拟数据来取代以获得该第四数据，其中该排列在该第三数据最后的该些数据比特的长度是等于该虚拟数据的长度。7.根据权利要求1所述的数据存取方法，其特征在于，该虚拟数据具有多个数据比特，并且每一该些数据比特的值皆为第一值。8.根据权利要求7所述的数据存取方法，其特征在于， 其中将该虚拟数据填补至该第一数据以产生该第二数据的步骤包括:接续该第一数据的最后一个比特填入该虚拟数据以产生该第二数据， 其中依据该虚拟数据的态样来调整该第三数据以产生该第四数据的步骤包括: 从该第三数据的最后一个数据比特开始扫描该第三数据的每个数据比特，识别该第三数据之中的一组连续数据比特，并且将该第三数据之中接续在该组连续数据比特之后的至少一个数据比特的值以该第一值来取代，其中该组连续数据比特的每一数据比特的值皆为该第一值。9.根据权利要求7所述的数据存取方法，其特征在于， 其中将该虚拟数据填补至该第一数据以产生该第二数据的步骤包括:接续该第一数据的最后一个比特填入该虚拟数据以产生该第二数据， 其中依据该虚拟数据的态样来调整该第三数据以产生该第四数据的步骤包括: 从该第三数据的最后一个数据比特开始扫描该第三数据的每个数据比特，识别该第三数据之中的一组连续数据比特与另一组连续数据比特，并且将该第三数据之中接续在该另一组连续数据比特之后的至少一个数据比特的值以该第一值来取代， 其中该组连续数据比特的每一数据比特的值皆为该第一值，该另一组连续数据比特的每一数据比特的值皆为第二值，该第一值不同于该第二值并且该组连续数据比特是接续在该另一组连续数据比特之后。10.一种存储器控制电路单元，其特征在于，用于控制可复写式非易失性存储器组件，其中该可复写式非易失性存储器组件包括多个实体抹除单元，且每一该些实体抹除单元包括多个实体编程单元，该存储器控制电路单元包括: 主机接口，耦接至主机系统； 存储器接口，耦接至该可复写式非易失性存储器组件； 存储器管理电路，耦接至该主机接口与该存储器接口 ； 错误检查与校正电路，耦接至该存储器管理电路；以及 数据压缩/解压缩电路，耦接至该存储器管理电路， 其中该数据压缩/解压缩电路压将虚拟数据填补至第一数据以产生第二数据，该错误检查与校正电路产生对应该第二数据的错误检查与校正码，该存储器管理电路还根据该第二数据与该错误检查与校正码产生错误检查与校正码框，下达指令序列以将该错误检查与校正码框写入至该些实体编程单元之中的第一实体编程单元，并且将逻辑地址映射至该第一实体编程单元， 其中该存储器管理电路接收读取指令，其中该读取指令指示从该逻辑地址中读取数据， 其中该存储器管理电路下达指令序列以从该第一实体编程单元中读取该错误检查与校正码框以获取读取数据串，其中该读取数据串包括第三数据与该错误检查与校正码， 其中当无法通过该错误检查与校正码来校正该第三数据以获得已校正数据时，该存储器管理电路依据该虚拟数据的态样来调整该第三数据以产生第四数据，并且该错误检查与校正电路使用该错误检查与校正码来校正该第四数据以获得该已校正数据，其中该已校正数据相同于该第二数据， 其中该存储器管理电路从该已校正数据中移除该虚拟数据以获得第五数据。11.根据权利要求10所述的存储器控制电路单元，其特征在于，该存储器管理电路接收写入指令，其中该写入指令指示将写入数据写入至该逻辑地址， 其中该数据压缩/解压缩电路压缩该写入数据以产生该第一数据， 其中该存储器管理电路解压缩该第五数据以获得读取数据，其中该读取数据相同于该写入数据， 其中该存储器管理电路传送该读取数据以响应该读取指令。12.根据权利要求10所述的存储器控制电路单元，其特征在于，该存储器管理电路还将对应该第一实体编程单元的该虚拟数据的态样记录于虚拟数据登录表中，并且该虚拟数据的态样包括该虚拟数据的长度。13.根据权利要求12所述的存储器控制电路单元，其特征在于，在将该虚拟数据填补至该第一数据以产生该第二数据的操作中，该数据压缩/解压缩电路还接续该第一数据的最后一个数据比特填入该虚拟数据以产生该第二数据， 其中在依据该虚拟数据的态样来调整该第三数据以产生该第四数据的操作中，该存储器管理电路还依据该虚拟数据登录表识别对应该第一实体编程单元的该虚拟数据的长度，并且依据对应该第一实体编程单元的该虚拟数据的长度，将排列在该第三数据最后的多个数据比特以该虚拟数据来取代以获得该第四数据，其中该排列在该第三数据最后的该些数据比特的长度是等于该虚拟数据的长度。14.根据权利要求10所述的存储器控制电路单元，其特征在于，在将该错误检查与校正码框写入至该些实体编程单元之中的该第一实体编程单元的操作中，该存储器管理电路还将一虚拟数据信息和该错误检查与校正码框写入至该第一实体编程单元，其中该虚拟数据信息记录对应该第一实体编程单元的该虚拟数据的态样，且该虚拟数据的态样包括该虚拟数据的长度。15.根据权利要求14所述的存储器控制电路单元，其特征在于，其在将该虚拟数据填补至该第一数据以产生该第二数据的操作中，该数据压缩/解压缩电路还接续该第一数据的最后一个比特填入该虚拟数据以产生该第二数据， 其中在依据该虚拟数据的态样来调整该第三数据以产生该第四数据的操作中，该存储器管理电路还从该第一实体编程单元中读取该虚拟数据信息，依据所读取的该虚拟数据信息识别对应该第一实体编程单元的该虚拟数据的长度，并且依据对应该第一实体编程单元的该虚拟数据的长度，将排列在该第三数据最后的多个数据比特以该虚拟数据来取代以获得该第四数据，其中该排列在该第三数据最后的该些数据比特的长度是等于该虚拟数据的长度。16.根据权利要求10所述的存储器控制电路单元，其特征在于，该虚拟数据具有多个数据比特，并且每一该些数据比特的值皆为第一值。17.根据权利要求16所述的存储器控制电路单元，其特征在于，在将该虚拟数据填补至该第一数据以产生该第二数据的操作中，该数据压缩/解压缩电路还接续该第一数据的最后一个比特填入该虚拟数据以产生该第二数据， 其中在依据该虚拟数据的态样来调整该第三数据以产生该第四数据的操作中，该存储器管理电路还从该第三数据的最后一个数据比特开始扫描该第三数据的每个数据比特，识别该第三数据之中的一组连续数据比特，并且将该第三数据之中接续在该组连续数据比特之后的至少一个数据比特的值以该第一值来取代，其中该组连续数据比特的每一数据比特的值皆为该第一值。18.根据权利要求17所述的存储器控制电路单元，其特征在于，在将该虚拟数据填补至该第一数据以产生该第二数据的操作中，该数据压缩/解压缩电路还接续该第一数据的最后一个比特填入该虚拟数据以产生该第二数据， 其中该存储器管理电路依据该虚拟数据的态样来调整该第三数据以产生该第四数据的操作中，该存储器管理电路还从该第三数据的最后一个数据比特开始扫描该第三数据的每个数据比特，识别该第三数据之中的一组连续数据比特与另一组连续数据比特，并且将该第三数据之中接续在该另一组连续数据比特之后的至少一个数据比特的值以该第一值来取代， 其中该组连续数据比特的每一数据比特的值皆为该第一值，该另一组连续数据比特的每一数据比特的值皆为第二值，该第一值不同于该第二值并且该组连续数据比特是接续在该另一组连续数据比特之后。19.一种存储器储存装置，其特征在于，包括: 连接接口单元，用以耦接至主机系统； 可复写式非易失性存储器组件，包括多个实体抹除单元，且每一该些实体抹除单元包括多个实体编程单元；以及 存储器控制电路单元，耦接至该连接接口单元与该可复写式非易失性存储器组件， 其中该存储器控制电路单元将一虚拟数据填补至第一数据以产生第二数据，产生对应该第二数据的错误检查与校正码，根据该第二数据与该错误检查与校正码产生错误检查与校正码框，将该错误检查与校正码框写入至该些实体编程单元之中的第一实体编程单元，并且将该逻辑地址映射至该第一实体编程单元， 其中该存储器控制电路单元还接收一读取指令，其中该读取指令指示从该逻辑地址中读取数据， 其中该存储器控制电路单元还从该第一实体编程单元中读取该错误检查与校正码框以获取一读取数据串，并且该读取数据串包括第三数据与该错误检查与校正码， 其中当无法通过该错误检查与校正码来校正该第三数据以获得已校正数据时，该存储器控制电路单元还依据该虚拟数据的态样来调整该第三数据以产生第四数据，并使用该错误检查与校正码来校正该第四数据以获得该已校正数据，其中该已校正数据相同于该第二数据， 其中该存储器控制电路单元还从该已校正数据中移除该虚拟数据以获得第五数据。20.根据权利要求19所述的存储器储存装置，其特征在于，该存储器控制电路单元还接收写入指令，并且该写入指令指示将写入数据写入至该逻辑地址， 其中该存储器控制电路单元压缩该写入数据以产生该第一数据， 其中该存储器控制电路单元解压缩该第五数据以获得读取数据，其中该读取数据相同于该写入数据， 其中该存储器控制电路单元传送该读取数据以响应该读取指令。21.根据权利要求19所述的存储器储存装置，其特征在于，该存储器控制电路单元还将对应该第一实体编程单元的该虚拟数据的态样记录于一虚拟数据登录表中，并且该虚拟数据的态样包括该虚拟数据的长度。22.根据权利要求21所述的存储器储存装置，其特征在于，在将该虚拟数据填补至该第一数据以产生该第二数据的操作中，该存储器控制电路单元还接续该第一数据的最后一个数据比特填入该虚拟数据以产生该第二数据， 其中在依据该虚拟数据的态样来调整该第三数据以产生该第四数据的操作中，该存储器控制电路单元还依据该虚拟数据登录表识别对应该第一实体编程单元的该虚拟数据的长度，并且依据对应该第一实体编程单元的该虚拟数据的长度，将排列在该第三数据最后的多个数据比特以该虚拟数据来取代以获得该第四数据，其中该排列在该第三数据最后的该些数据比特的长度是等于该虚拟数据的长度。23.根据权利要求19所述的存储器储存装置，其特征在于，在将该错误检查与校正码框写入至该些实体编程单元之中的该第一实体编程单元的操作中，该存储器控制电路单元还将虚拟数据信息和该错误检查与校正码框写入至该第一实体编程单元，其中该虚拟数据信息记录对应该第一实体编程单元的该虚拟数据的态样，且该虚拟数据的态样包括该虚拟数据的长度。24.根据权利要求23所述的存储器储存装置，其特征在于，在将该虚拟数据填补至该第一数据以产生该第二数据的操作中，该存储器控制电路单元还接续该第一数据的最后一个比特填入该虚拟数据以产生该第二数据， 其中在依据该虚拟数据的态样来调整该第三数据以产生该第四数据的操作中，该存储器控制电路单元还从该第一实体编程单元中读取该虚拟数据信息，依据所读取的该虚拟数据信息识别对应该第一实体编程单元的该虚拟数据的长度，并且依据对应该第一实体编程单元的该虚拟数据的长度，将排列在该第三数据最后的多个数据比特以该虚拟数据来取代以获得该第四数据，其中该排列在该第三数据最后的该些数据比特的长度是等于该虚拟数据的长度。25.根据权利要求19所述的存储器储存装置，其特征在于，该虚拟数据具有多个数据比特，并且每一该些数据比特的值皆为第一值。26.根据权利要求25所述的存储器储存装置，其特征在于，在将该虚拟数据填补至该第一数据以产生该第二数据的操作中，该存储器控制电路单元还接续该第一数据的最后一个比特填入该虚拟数据以产生该第二数据， 其中在依据该虚拟数据的态样来调整该第三数据以产生该第四数据的操作中，该存储器控制电路单元还从该第三数据的最后一个数据比特开始扫描该第三数据的每个数据比特，识别该第三数据之中的一组连续数据比特，并且将该第三数据之中接续在该组连续数据比特之后的至少一个数据比特的值以该第一值来取代，其中该组连续数据比特的每一数据比特的值皆为该第一值。27.根据权利要求26所述的存储器储存装置，其特征在于，在将该虚拟数据填补至该第一数据以产生该第二数据的操作中，该存储器控制电路单元还接续该第一数据的最后一个比特填入该虚拟数据以产生该第二数据， 其中在依据该虚拟数据的态样来调整该第三数据以产生该第四数据的操作中，该存储器控制电路单元还从该第三数据的最后一个数据比特开始扫描该第三数据的每个数据比特，识别该第三数据之中的一组连续数据比特与另一组连续数据比特，并且将该第三数据之中接续在该另一组连续数据比特之后的至少一个数据比特的值以该第一值来取代， 其中该组连续数据比特的每一数据比特的值皆为该第一值，该另一组连续数据比特的每一数据比特的值皆为第二值，该第一值不同于该第二值并且该组连续数据比特是接续在该另一组连续数据比特之后。
【专利摘要】本发明提供一种用于可复写式非易失性存储器组件的数据存取方法、存储器控制电路单元及存储器储存装置。本方法包括：将虚拟数据填补至第一数据以产生第二数据，以及将第二数据与对应第二数据的错误检查与校正码写入至一第一实体编程单元。本方法还包括：从所述第一实体编程单元中读取数据串，其中所述数据串包括第三数据与所述错误检查与校正码。本方法还包括：当无法通过错误检查与校正码来校正第三数据时，依据虚拟数据的态样来调整所述第三数据以产生第四数据，并使用所述错误检查与校正码来校正所述第四数据以获得已校正数据，其中已校正数据相同于第二数据。
【IPC分类】G06F3/06, G06F11/10
【公开号】CN105653391
【申请号】
【发明人】叶志刚
【申请人】群联电子股份有限公司
【公开日】2016年6月8日
【申请日】2014年11月13日