1kohm至20kohm的范围。
[0069]电阻器Rl和R2之间的节点S2处的电压信号Vs2是包括PMOS晶体管Pb和NMOS晶体管Nb的工艺感测电路301的输出。在一些实施例中，在输入电压设置为VDD/2的情况下，如果PMOS晶体管具有比NMOS晶体管Nb高的电流容量，则输出电压Vs2是高于VDD/2的模拟电压值，而如果NMOS晶体管Nb具有比PMOS晶体管Pb高的电流容量，则输出电压Vs2是低于VDD/2的模拟电压值。在一些实施例中，输出电压Vs2被提供作为将被用于延迟线电路100 (图1A)或200 (图2)的工艺感测输出PS0。
[0070]图4是根据一些实施例的图1A中的示例性延迟线电路的步进延迟的曲线。X轴是多达64步的调整步骤。在该实例中，调整步骤是针对具有64个调整步的6位〈5:0>调整控制信号。通过延迟线控制器101来提供控制信号，以通过延迟单元102控制粗调以及通过相位内插器105控制细调。
[0071]在该实例中，6位调整控制信号的3位〈5:3>用于从八个可用延迟单元102中指定输入信号106经过的用于粗调的延迟单元102的数量。在一些实施例中，3位〈5:3>的最后位〈3>用于表示使用偶数个还是奇数个延迟单元102。在一些实施例中，基于该位〈3>来提供控制信号EOC。在一些实施例中，其他3位〈2:0>用于具有8步的细调。
[0072]用于延迟线电路100的曲线402表示范围在大约0.7ps到大约6.4ps内的步进延迟值。作为比较，用于另一延迟线电路的曲线404表示范围在大约0.1pa到9.6ps内的步进延迟值。因此，通过使用延迟线电路100，步进延迟值的最大值和最小值之间的差异被减小来提供更加一致的步进延迟值。
[0073]图5是根据一些实施例的用于示例性延迟线电路的操作方法的流程图。在步骤502中，基于从延迟线控制器(例如，延迟线控制器101)接收的第一指令，通过指定数量的延迟单元(例如，延迟单元102)选择性地反转或中继输入信号(例如，输入信号106)以提供第一输出信号(例如，第一输出信号107)。在一些实施例中，基于用于信号延迟的粗调的第一指令来控制输入信号106经过的延迟单元102的数量。
[0074]在步骤504中，第一输出信号107被发送给相位内插器(例如，相位内插单元105)，该相位内插器被配置为接收第一输出信号107并提供第二输出信号(例如，第二输出信号116)。相位内插单元105提供具有所选数量的细调步数的第二输出信号116，其中每一个细调步骤都与前一细调步骤延迟指定的时间延迟。在一些实施例中，指定的时间延迟在大约2ps到大约3ps的范围内。在一些实施例中，通过延迟线控制器101来控制指定数量的细调步骤。
[0075]在步骤506中，基于从延迟线控制器101接收的第二指令，诸如电容器(例如，电容器Cl)的速度控制单元被选择性地添加到相位内插单元105中。在一些实施例中，第二指令取决于延迟单元的指定数量是奇数还是偶数。在一些实施例中，第二指令是控制信号EOC(图1A)。在一些实施例中，第三指令取决于工艺感测输出PS0。在一些实施例中，工艺感测输出PSO表示延迟单元102中的PMOS晶体管还是NMOS晶体管具有较高的电流容量。在一些实施例中，第三指令是由工艺感测电路(例如，工艺感测电路300 (图3A)或301 (图3B)提供的工艺感测输出PS0。在一些实施例中，基于PSO的指令可以是为与基于EOC的指令相独立的指令。
[0076]通过使用本文公开的延迟线电路100或200，与其他延迟线电路相比，通过补偿快或慢相位变化，减小了步进延迟的变化。延迟线电路100或200根据延迟单元102的数量并且还根据工艺角来补偿系统相位变化。因此，延迟线电路适于延迟线长度和处理变化。
[0077]根据一些实施例，一种延迟线电路包括多个延迟单元，被配置为接收输入信号并提供第一输出信号。多个延迟单元被配置为基于从延迟线控制器接收的第一指令选择性地反转或中继输入信号以产生第一输出信号。相位内插单元包括偏移单元，其被配置为基于从延迟线控制器接收的第二指令选择性地在相位内插器中添加速度控制单元。相位内插单元进一步被配置为接收第一输出信号并产生第二输出信号。
[0078]根据一些实施例，一种方法包括:基于从延迟线控制器接收的第一指令，通过多个延迟单元选择性地反转或中继输入信号以提供第一输出信号。将第一输出信号发送给相位内插单元，相位内插单元被配置为接第一输出信号并提供第二输出信号。基于从延迟线控制器接收的第二指令，选择性地在相位内插单元中添加速度控制单元。
[0079]根据一些实施例，一种延迟线电路包括:多个延迟单元，被配置为接收输入信号并提供第一输出信号。多个延迟单元被配置为基于从延迟线控制器接收的第一指令选择性地反转或中继所述输入信号。工艺感测电路被配置为提供工艺感测输出。工艺感测输出表示多个延迟单元中的PMOS晶体管还是NMOS晶体管具有更高的电流容量。相位内插单元包括:第一相位单元，被配置为提供具有第一相位的第一相位输出；第二相位单元，被配置为提供具有第二相位的第二相位输出。偏移单元被配置为基于从所述延迟线控制器接收的第二指令和第三指令选择性地在所述第二相位单元中添加速度控制单元，其中第二指令基于输入信号经过奇数个还是偶数个延迟单元的确定，并且第三指令基于所述工艺感测输出。相位内插单元被配置为接收第一输出信号并提供第二输出信号。
[0080]上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地以本公开为基础设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。
【主权项】
1.一种延迟线线路，包括: 多个延迟单元，被配置为基于来自延迟线控制器的第一指令来接收输入信号，选择性地反转或中继所述输入信号，并且产生第一输出信号；以及 相位内插器，被配置为基于来自所述延迟线控制器的第二指令来选择性地在所述相位内插器中添加速度控制单元， 其中，所述相位内插单元进一步被配置为接收所述第一输出信号并且产生第二输出信号。2.根据权利要求1所述的延迟线电路，其中，所述多个延迟单元中指定数量的延迟单元被配置为基于来自所述延迟线控制器的所述第一指令来延迟所述输入信号以产生所述第一输出信号。3.根据权利要求1所述的延迟线电路，其中，所述延迟线控制器被配置为基于所述输入信号经过所述多个延迟单元中的奇数个还是偶数个延迟单元的判断来生成所述第二指令。4.根据权利要求1所述的延迟线电路，其中，所述速度控制单元包括电容元件。5.根据权利要求1所述的延迟线电路，还包括:工艺感测电路，被配置为提供表示所述多个延迟单元中的PMOS晶体管还是NMOS晶体管具有更高的电流容量的工艺感测输出。6.根据权利要求5所述的延迟线电路，其中，所述相位内插单元被配置为基于所述工艺感测输出来选择性地添加所述速度控制单元。7.根据权利要求1所述的延迟线电路，其中，在细调模式中，所述相位内插单元被配置为使得所述第二输出信号具有多个细调步骤，每一个细调步骤都比前一细调步骤延迟指定的时间延迟。8.一种方法，包括: 基于来自延迟线控制器的第一指令，通过多个延迟单元选择性地反转或中继输入信号以提供第一输出信号； 将所述第一输出信号发送给相位内插单元，所述相位内插单元被配置为接收所述第一输出信号并且提供第二输出信号；以及 基于来自所述延迟线控制器的第二指令，选择性地在所述相位内插单元中添加速度控制单元。9.根据权利要求8所述的方法，还包括:基于来自所述延迟线控制器的所述第一指令，使用所述多个延迟单元中指定数量的延迟单元产生所述第一输出信号。10.一种延迟线电路，包括: 多个延迟单元，被配置为接收输入信号并且提供第一输出信号，所述多个延迟单元被配置为基于来自延迟线控制器的第一指令来选择性地反转或中继所述输入信号； 工艺感测电路，被配置为提供工艺感测输出，所述工艺感测输出表示所述多个延迟单元中的PMOS晶体管还是NMOS晶体管具有更高的电流容量；以及相位内插单元，包括: 第一相位单元，被配置为提供具有第一相位的第一相位输出； 第二相位单元，被配置为提供具有第二相位的第二相位输出；和 偏移单元，被配置为基于来自所述延迟线控制器的第二指令和第三指令来选择性地在所述第二相位单元中添加速度控制单元，其中所述第二指令取决于所述输入信号经过奇数个还是偶数个延迟单元的判断，而所述第三指令取决于所述工艺感测输出， 其中，所述相位内插单元被配置为接收所述第一输出信号并且提供第二输出信号。
【专利摘要】本发明提供了一种延迟线电路，包括被配置为接收输入信号并且提供第一输出信号的多个延迟单元。多个延迟单元被配置为基于从延迟线控制器接收的第一指令选择性地反转或中继输入信号。相位内插单元包括基于从延迟线控制器接收的第二指令选择性地在相位内插单元中添加速度控制单元的偏移单元。相位内插单元进一步被配置为接收第一输出信号并提供第二输出信号。本发明还提供了延迟线电路的操作方法。
【IPC分类】H03K5/14
【公开号】CN105656461
【申请号】
【发明人】黃明杰, 陈建宏, 黄琮靖, 林志昌, 杨天骏
【申请人】台湾积体电路制造股份有限公司
【公开日】2016年6月8日
【申请日】2015年10月15日