专利名称：基于fpga技术的以太网串口转换器的制作方法
技术领域：
本实用新型是一种用于将工业设备的串口总线转换为计算机以太网数据总线的数据通信转换设备， 属于工业设备中现场总线的数据转换设备。
背景技术：
工业设备中仪器仪表传感器等设备的数据通信大部分采用串行总线(即RS232/422/485标准)，对 这类工业设备要进行集中控制必须通过串行总线连接，采用轮询方式，实现设备逐点通信。而现在工业 设备中存在大量的设备需要控制、大量的现场数据需要读取、设备间需要交互式通信控制，如果仍然采 用串行总线进行数据通信，则会出现通信距离受限，数据格式交互复杂，控制逻辑混乱，数据传输实时 性差，传输效率低，不能有效实现集中管理和现场监控，同时又出现另一个问题，即如何将不同厂家的 工业设备实现相互集成，实现交互式通信控制，充分利用已有的软硬件资源。随着计算机以太网技术的快速发展及日渐成熟，它具有组网方便灵活，联接方便可靠，传输距离不 受限制，控制方式灵活，便于维护和集中管理监控，并具有很好的开放性和可靠性等优点。并且以太网 通信技术及其标准已提升为全球性的数据接入标准，现在无论是工业设备、测试测量仪器、家用电器都 在积极实现设备网络化。本实用新型正是为了实现设备网络化而设计的。发明内容本实用新型的目的是基于FPGA的嵌入式技术，设计一种将工业设备的串口总线转换为以太网数据 总线的基于FPGA技术的以太网串口转换器，它通过基于FPGA的嵌入式技术，实现串行数据总线 (RS232/422/485总线)和以太网之间的数据自动转换，对现有的基于串行总线通信控制的工业设备进 行设备网络化改造和设计。本使用新型的技术方案如下-本实用新型针对工业设备中大量使用的串口总线实现交互式操作的现实问题，并考虑嵌入式以太网 技术的发展，设计并实现一种基于FPGA技术的以太网串口转换器，整个电路系统的硬件结构采用模块 化设计，包括以FPGA为核心的嵌入式处理模块、串口总线电平驱动模块、以太网通信模块和电源电路。以FPGA为核心的嵌入式处理模块是设计构建嵌入式系统电路的核心,嵌入式系统的处理器是通过 在FPGA内部构建32位软核CPU组成,为配合其工作嵌入式系统外围电路主要由SDRAM程序存储器、 Flash数据存储器和串行配置器件构成，同时在FPGA内部设计串行数据发送/接收及同步控制逻辑。串口总线电平驱动电路由RS232/422/485驱动芯片构成，RS232驱动芯片的RXD、 TXD信号分别 与FPGA芯片的IO管脚相连，RS422驱动的DI、 RO信号分别与FPGA的IO管脚相连，RS485驱动芯片的DI、 RO、 RE#、 DE信号与FPGA芯片的10管脚相连，它们对从FPGA芯片发送来的数据进 行电平转换后输出。将要发送的数据从FPGA芯片输出到RS232/422/485驱动芯片的TXD端，进行电 平转换后输出，当接收信号经过RS232/422/485驱动芯片完成电平转换后经RXD端送入到FPGA芯片， 对接收信号进行处理和采样，而对串行总线数据的发送接收逻辑均在FPGA芯片内用VHDL程序设计 实现。以太网MAC控制模块由隔离脉冲变压器、以太网MAC控制芯片构成，以太网MAC控制芯片的 数据总线、控制总线分别与FPGA芯片的IO管脚相连，以太网MAC控制芯片的TX+、 TX-、 RX+、 RX-管脚则与隔离脉冲变压器的TDP、 TDN、 RDP、 RDN管脚相连。电源电路为整个转换器供电。本实用新型具有下列优点(1) 解决工业设备中串口总线向设备网络化的转变 在传统工业设备的串行总线接口处连接以太网串口转换器，可以直接将数据封装在TCP/IP数据帧中通过以太网络进行传输，其IP地址设置、通信协议选择等设定不需改动工业设备的结构，只需对以 太网串口转换器进行设定，本实用新型方便地实现串行总线工业设备网络化改造，具有使用简单，设置 方便的特点。工业设备接入以太网串口转换器后的拓扑结构图参见图1。(2) 确保串口总线设备间通信网络的实时性和可靠性串行总线的工业设备网络化后，具有组网方便灵活，联接方便可靠，传输距离不受限制，控制方式 灵活，便于维护和集中管理监控，并具有很好的开放性和可靠性等优点。通过中心控制计算机就可以对 所有网络化的工业设备进行同步控制、监控、数据采集、交互式通信，使得每套工业设备均有独立的 IP地址，控制中心可以完成循检、命令、控制、定位等管理任务，高效的传输速率增强控制的实时性， 同时以太网组网设备和技术的成熟，增强控制的可靠性。(3) 方便远程管理和设备维护采用以太网串口转换器，增强现场串行总线设备的可控性，便于系统集中管理，每套工业设备具有 独立的IP地址，在后台控制软件中可以利用IP地址的唯一性进行精确定位，同时由于采用以太网络技 术，可以将网络化后的工业设备接入公网，方便远程管理和工业设备厂家远程设备维护或系统升级。(4) 实现系统的开放性 由于以太网串口转换器采用基于FPGA的嵌入式系统设计，开发设计具有极强的灵活性，可以针对串行总线的数据格式和帧定义的不同，采用VHDL语言编程实现对不同的数据格式帧进行采样传输控 制，可以实现二次开发；然后将采样后的数据封装成TCP/IP数据帧进行网络传输，而以太网传输技术是开放性协议，也可以很方便实现二次开发。
图l是工业设备接入以太网串口转换器后的拓扑结构图图2是基于FPGA的以太网串口转换器的硬件结构框图图3A是基于FPGA芯片的输入输出接口电路图图3B是SDRAM程序存储器的电路图；图3C是Flash数据存储器的电路图；图3D-1、图3D-2、图3D-3是FPGA的配置电路图；图3E是以太网MAC控制电路图；图3F是串行总线电平转换电路图；图3G是电源电路图；图4是FPGA内部VHDL软件结构框图； 图5是基于NiosII的C程序软件流程图； 图6异步串行通信格式；图7用16倍波特率时钟的同步检测与采样过程。
具体实施方式
由于采用以太网串口转换器，增强现场串行总线设备的可控性，便于系统集中管理和实时监控，以 及工业设备间的同步控制和运行。以太网串口转换器除了完成协议转换外，每个转换器都有独立的IP 地址，控制中心可以完成循检、命令、控制、定位等管理任务，便于管理同时还可确定其具体位置。 (一)以太网串口转换器的硬件结构基于FPGA的以太网串口转换器的硬件结构按模块化方法设计，主要由以FPGA为核心的嵌入式 处理模块、串口总线电平驱动模块、以太网通信模块和电源电路构成，如图2所示。1、以FPGA为核心的嵌入式处理模块，参见图3A、图犯、图3C、图3D-1、图3D-2、 图3D-3:该处理模块采用基于FPGA嵌入IP软核的SOPC系统进行嵌入式系统设计，FPGA芯片U3采用 Altera公司的EP1C12Q240C8芯片，釆用Altera公司提供的IP软核NiosII作为嵌入式CPU, NiosII是 一种32位RISC嵌入式处理器，是软核形式，具有很大的灵活性，可以在多种系统设置组合中进行选 择，满足成本和功能的要求，同时采用NiosII开发包含有一套通用外设和接口库，利用Altera公司的 SOPC Builder开发软件设计用户逻辑接口，本实用新型就是用SOPC Builder工具将串行总线控制逻辑 置入到NiosII系统中，由于运行嵌入式系统需要大量的数据处理和存储，用一片16MB SDRAM芯片U4作为程序存储器，采用Micron公司的MT48LC4M32B2芯片，它具有16MB的存储容量。在FPGA 内部的NiosII处理器通过SDRAM控制器完成SDRAM的所有逻辑，它的32条数据总线、12条行地 址总线、4条列地址总线、2条块地址总线、6条控制总线分别与U3 (FPGA)的10管脚相连。用一片 8MB Flash芯片U7作为数据存储器，采用AMD公司的AM29LV065D芯片，它具有8MB的存储容 量。它的23条地址总线、8条数据总线、4条控制总线分别与U3 (FPGA)的10管脚相连，将基于NiosII 处理器的应用程序通过编程器烧写到AM29LV065D中，在程序运行前可以将AM29LV065D中的代码 复制到MT48LC4M32B2芯片中，然后执行。由于EP1C12Q240C8是基于SRAM査找表，在器件上电 时配置数据必须重新加载，因此必须是一能够掉电保持的器件来保存配置数据，然后在EP1C12Q240C8 上电时将配置数据加载到FPGA中。串行配置存储器采用Altera公司的EPCS4芯片U10用于对FPGA 进行上电配置，它直接和EP1C12Q240C8特定管脚相连。此部分的电路原理图如图3所示。2、 串行总线电平转换模块，参见图3F串行总线电平转换电路分别是RS232总线采用MAX3232芯片U5，它的RXD、 TXD信号分别与 U3 (FPGA)的IO管脚相连，RS422总线采用MAX3490芯片U6,它的DI、 RO信号分别与U3 (FPGA) 的IO管脚相连，RS485总线采用MAX3485芯片U11，它的DI、 RO、 RE弁、DE信号与U3 (FPGA) 的10管脚相连。3、 以太网控制模块.参见图3E:以太网MAC控制电路采用Davicom公司的DM卯00a专用芯片U8， DM9000a是一个全集成、功 能强大、性价比高的以太网MAC控制器，它带有一个通用处理器接口、 EEPROM接口、 10/100PHY 和16KB的SRAM，采用单电源供电，可以兼容+3.3V/5V的I/0接口电平，它的16条数据线、7条控 制总线分别与U3 (FPGA)的IO管脚相连，它的TX+、 TX-、 RX+、 RX-管脚则与隔离脉冲变压器U12 的TDP、 TDN、 RDP、 RDN管脚相连，而隔离脉冲变压器采用HanRun公司的HR601680小体积隔离 脉冲变压器。4、电源电路,参见图3G:考虑工业设备的供电设备和低功耗需求，采用+5V电压输入(可以通过外部220V交流电压的开关 电源获得)，整个转换器的内部电压只需要+3.3￥和+ 1.5￥,电源电路设计时考虑到+3.3￥的电流较大， 故采用LT1086-3.3线性变压器Ul将+5V电压变为+3.3V;而对+1.5V的电流较小，采用LM1117— ADJ线性变压器U2将+5V电压变为+ 1.5V。 (二)基于FPGA的软件设计，参见图4:基于FPGA的软件设计分为两个方面，第一是设计串行总线控制逻辑，它采用VHDL语言设计， 主要完成串行数据发送/接收及同步控制逻辑；第二是利用Altem公司的SOPC Builder开发软件构建以NiosII嵌入式处理器为核心的嵌入式硬件系统。 1.串行总线控制逻辑的VHDL程序设计，异步串行通信时，每个字符作为一帧独立的信息，可以随机出现在数据流中，即每个字符出现在数 据流中的相对时间是任意的。然而， 一个字符一旦开始出现后，字符中各位则是以预先固定的时钟频率 传送。因此，异步通信方式的"异步"主要体现在字符与字符之间，至于同一字符内部的位与位间却是 同步的。可见，为了确保异步通信的正确性，必须找到一种方法，使收发双方在随机传送的字符与字符 间实现同步。这种方法就是在字符格式中设置起始位和停止位。异步通信的传输格式如图6所示。每帧信息(即每个字符)由4部分组成1) 1位起始位，规定为低电平"0"。2) 5 8位数据位，它紧跟在起始位后面，是要传送的有效信息。规定从低位至高位依次传送。3) 0位或1位奇偶校验位。4) l位、1^位或2位停止位，规定为高电平。为提高异步串行通信的可靠性，通常采样时钟采用4或16倍波特率的时钟，如图7所示。采样时 钟采用16倍频后，采样、检测过程如下停止位或任意数目空闲位的后面，接收器在每个接收时钟的 上升沿对输入数据流进行采样，通过检测是否有9个连续的低电平，来确定它是否为起始位。如是，则 确认是起始位，且对应的是起始位中心，然后以此为准确的时间基准，每隔16个时钟同期采样一次， 检测一个数据位。如不是9个连续的低电平(即使9个采样值中有一个非"0")，则认为这一个是干扰 信号，把它删除。可见，采用16倍频措施后，不仅有利于实现收发同步，而且有利于抗干扰和提高异 步串行通信的可靠性。在串行数据接收的同步控制中设置一个6位计数器，利用该计数器的计数状态，实现串行数据接收的同步控制，在RXD端的启动位未到达以前该技术器都保持位"0"，当同步控制机构检测到启动位以后就立即将该计数器置为"011100B"，此后计数器启动对CLK计数，当计数器计到"111111B"时，一个数据接收过程结束，计数器又处于0状态，等待下一个启动位的到来。串行数据发送的同步控制与串行数据接收的同步控制类似，其过程相反。1.构建NiosII嵌入式系统采用Nios处理器开发设计必须先配置处理器结构、设置接口等内容。也就是说，必须根据实际需 求构建一个处理器，而传统的处理器具有固定接口、片内RAM和外部设备。系统设计所需的具体硬件 设计工作如下1) 用SOPC Builder系统综合软件来选取合适的32位NiosII CPU、存储器以及外围器件(如片内存 储器、PIO、片外存储器接口)，并定制它们的功能。2) 使用QuartusII软件来选取EP1C12Q240C8 FPGA器件，利用Altera公司的SOPC Builder开发软件构建NiosII嵌入式处理器、SDRAM接口控制模块、Flash接口控制模块、以太网DM9000a接口 控制模块以及定时器/计数器模块、系统ID等CPU外设模块，同时采用用户定制模式加入串行总线控 制逻辑模块。然后由SOPC Builder生成的HDL设计文件；再使用Quartus II软件在EP1C12Q240C8上 对NiosII系统上的各种1/0 口分配管脚，另外还要根据要求进行硬件编译选项或时序约束的设置。在编 译的过程中，QuartusII从HDL源文件综合生成一个适合目标器件的网表，最后生成配置文件。(三)基于嵌入式系统的以太网协议及应用软件设计，参见图5基于嵌入式系统的软件设计分为两个方面，第一是在NiosII嵌入式系统的基础上采用C语言设计 串口数据控制程序(即将硬件层接收的数据读到CPU中，将CPU要发送的数据传递到硬件层)和以太 网MAC控制程序、ARP协议、UDP协议、TCP协议等协议处理程序；第二是在NiosII嵌入式系统的 基础上采用C语言设计应用控制程序，即串行总线的数据通过装置的协议处理模块，将现场总线数据 封装成TCP/IP数据帧或UDP数据帧，通过以太网和中间级交换设备送到远端的监控中心，反之，将送 来的TCP/IP数据帧或UDP数据帧通过折封转换成串行数据总线，同时系统还要完成数据缓存和帧冲突 检测等任务。
权利要求1、基于FPGA技术的以太网串口转换器，其特征在于它包括以FPGA为核心的嵌入式处理模块、串口总线电平驱动模块、以太网通信模块和电源电路；所述以FPGA为核心的嵌入式处理模块由FPGA芯片以及由SDRAM程序存储器、Flash数据存储器和串行配置器件构成的外围电路组成；SDRAM程序存储器的数据总线、地址总线和控制总线分别与FPGA芯片的IO管脚相连；Flash数据存储器的数据总线、地址总线和控制总线也分别与FPGA芯片的IO管脚相连；串行配置器件直接与FPGA芯片的管脚相连，对FPGA芯片进行上电配置；所述串口总线电平驱动模块由RS232/422/485驱动芯片构成，RS232驱动芯片的RXD、TXD信号分别与FPGA芯片的IO管脚相连，RS422驱动芯片的DI、RO信号分别与FPGA芯片的IO管脚相连，RS485驱动芯片的DI、RO、RE#、DE信号与FPGA芯片的IO管脚相连，它们对从FPGA芯片发送来的数据进行电平转换后输出；以太网MAC控制模块由隔离脉冲变压器、以太网MAC控制芯片构成，以太网MAC控制芯片的数据总线、控制总线分别与FPGA芯片的IO管脚相连，以太网MAC控制芯片的TX+、TX-、RX+、RX-管脚则与隔离脉冲变压器的TDP、TDN、RDP、RDN管脚相连；电源电路为整个转换器供电。
2、 根据权利要求1所述的基于FPGA技术的以太网串口转换器，其特征在于所述FPGA芯片采 用EP1C12Q240C8 FPGA芯片。
3、 根据权利要求1所述的基于FPGA技术的以太网串口转换器，其特征在于所述SDRAM程序 存储器采用MT48LC4M32B2芯片。
4、 根据权利要求1所述的基于FPGA技术的以太网串口转换器，其特征在于所述Flash数据存 储器采用AM29LV065D芯片。
5、 根据权利要求1所述的基于FPGA技术的以太网串口转换器，其特征在于所述RS232/422/485 驱动芯片分别采用MAX3232芯片、MAX3490芯片和MAX3485芯片。
6、 根据权利要求1所述的基于FPGA技术的以太网串口转换器，其特征在于所述以太网MAC 控制模块采用DM卯00a专用芯片，它带有一个通用处理器接口、 EEPROM接口、 10/1OOPHY和16KB 的SRAM，采用单电源供电，兼容+3.3V/5V的I/0接口电平。
7、 根据权利要求1所述的基于FPGA技术的以太网串口转换器，其特征在于所述隔离脉冲变压 器采用HR601680小体积隔离脉冲变压器。
专利摘要本实用新型涉及一种基于FPGA技术的以太网串口转换器，是一种将工业设备中广泛应用的串口现场总线RS232/422/485数据接口标准与计算机以太网络数据接口标准实现互联互通的数据自动交换设备。该转换器采用基于FPGA的嵌入式系统设计，整个电路系统主要由四部分构成第一部分是以FPGA为核心设计构建嵌入式系统电路，在FPGA内部构建32位软核CPU，嵌入式系统外围电路主要由16MBSDRAM程序存储器，8MB Flash数据存储器，4Mbits的串行配置器件构成；第二部分是串口总线电平驱动电路，即由RS232/422/485驱动芯片构成；第三部分是以太网通信电路，主要由隔离脉冲变压器、以太网MAC控制芯片构成。第四部分是电源电路。该转换器可以自动实现标准串口总线数据自动转换成以太网数据，并将转换后的数据用TCP、UDP协议进行传输。
文档编号H04L12/02GK201174706SQ200720188319
公开日2008年12月31日 申请日期2007年11月26日 优先权日2007年11月26日
发明者张慧敏, 平 甘, 鲜晓东, 黄扬帆 申请人:重庆大学