专利名称：计算电路的制作方法
技术领域：
本发明涉及一种计算电路，这种电路对真正模拟值进到加法，乘法，比较，量化及指数计算。
传统的计算机是数字型的，通过许多简单数字逻辑电路组合实现计算。数字计算在精度和冗余度上是很好的，而由于较精细的生产过程使设备成本大，所以它的局限性开始出现。模拟计算通常出现于工程中，主要用于解微分方程，但它脱离技术上的发展。由于上述限制，目前模拟计算再度吸引人们注意。运算放大器被用于传统的模拟计算中。但是由于它是靠电流驱动的，对大规模计算需要大量电能，因此，对大规模复杂计算，提供实用电路是困难的。
本发明的目的是为大规模复杂计算提供可用的模拟型的计算电路。
根据本发明提供了各种各样组合电路，在电路中通过耦合电容实现加法，通过耦合电容加权实现乘法。
乘法亦可通过对数型电路实现，以把电压转换成时间长度，它也适用于指数计算。
图1是显示加法电路的第一实施例的电路图。
图2是图1中电路的V2/V1的输入/输出特性。
图3是图1中电路的V2/V1的另一种输出特性。
图4显示一种传统计算电路。
图5是加法电路的第2个实施例。
图6是加法电路的第3个实施例。
图7是图5中电路VD，Vs，Vout的输入/输出特性。
图8是加法电路的第4个实施例。
图9是图8中电路的Vd，Vs，V′和Vout的输入/输出特性。
图10是加法电路的第5个实施例。
图11显示了图10的电路中nMOS的等值电路。
图12显示了加法电路的第6个实施例。
图13显示了可变电阻装置的第一个实施例。
图14显示了图14电路的输入/输出特性。
图15显示了可变电阻装置的第2个实施例。
图16显示了图15中电路的输入/输出特性。
图17显示了响应控制电压在图15中电路的很多输入/输出特性。
图18显示了加法电路的第7个实施例。
图19显示了加法电路的第8个实施例。
图20显示了加法电路的第9个实施例。
图21显示了乘法电路的第一个实施例。
图22显示了乘法电路的第二个实施例的方框图。
图23显示了图22中乘法部分电路图。图24显示了图22中加法部分电路图。图25显示了反相器电路的实施电路图。图26显示了图25中实施例的组合电路。图27显示了图25中电路的增益特性曲线。图28显示了比较器电路的第一实施例的电路图。图29显示了比较器电路的第2实施例。图30显示了在图象处理中3×3卷积的概念性图象。图31显示了在图28或图29中电路的组合电路。图32显示了比较器电路的第3个实施例的方框图。图33显示了图32电路中阈值电路的电路图。图34是所用图32电路的补充电路。图35显了示图34中电路的阈值电路。图36显示了图34中电路的加法电路。图37是比较器电路的第4个实施例。图38是比较器电路的第5个实施例。图39是量化电路的第一个实施例的电路图。图40是图39中电路的输入/输出特性曲线。图41是量化电路的第2个实施例的电路图。图42是量化电路的第3个实施例的电路图。图43是图42中电路的输入/输出特性曲线。图44是图42中电路的另一个输入/输出特性曲线。
图45是Y/Z转换电路的第一个实施例的电路图。
图46是Y/Z转换电路的第2个实施例的电路图。
图47显示了图45和46的电路中缓冲器电路。
图48显示了图45和46的电路中的另一个缓冲器电路。
图49是作为计算电路应用的滤波器电路的第一实施例的方框图。
图50是滤波电路的第一实施例的变化。
图51是滤波电路的第二种实施例。
图52是为关联计算用的应用电路的方框图。
图53是图52电路中乘法电路的电路图。
图54是图52的电路中作为选择器，加法和减法用的电路的电路图。
图55是图52电路中指数电路的电路图。
图56是图52电路中除法电路的电路图。
图57是图52电路中乘法电路图的变化。
图58是图52电路中乘法电路图的另一种变化。
下文说明本发明的计算电路的第一实施例。
图1中是一带符号加法电路，即表示加法和减法，形成神经网络模型有兴奋和抑制突触。当输入兴奋的突触形成神经高电平的输出，如“1”，当输入抑制突触形成低电平输出。
为兴奋输入用电压信号V11到V1n，为了抑制输入用电压信号从V21到V2m，加法电路包括增强型PMOS FET晶体管T1及增强型nMOS FET晶体管T2。T1的漏连到高电压电源Vd，T1的源连到T2的漏，T2的源连到低电压电源Vss如地，第一耦合电容由电容C11到C1n平行组成，它们连到T1的栅用来实现兴奋加。这些电容分别接收电压V11到V1n输入。第二耦合电容中电容C21到C2m平行组成，它的连到T2的栅，用来实现抑制加，这些电容分别接收电压V21到V2m输入。耦合电容实现加法电路功能，因为其综合输出电压V′out，可按如下定义V′out=ΣinC1iV1i/ΣCin1i]]>V′out=ΣimC2iV2i/ΣimC2i]]>当T1和T2工作在饱和区时Vd1≥(Vg1－Vt1)＞0和Vd2≥(Vg2－Vt2)＞0…(1)Vd1，Vd2分别为T1和T2的漏电压。Vg1，Vg2分别为T1和T2的栅电压。Vt1，Vt2分另为T1和T2的阈值电压。通过T1和T2电流Id和Id′近似于下面公式所示Id＝(K1/2)(W/L)(Vg1－Vt1)2{1＋λ1(Vd－Vout)}…(2)Id′＝(K2/2)(W/L)(Vg2－Vt2)2(1＋λ2Vout}…(3)
K1＝μn1cox1 (4)K2＝μn2cox2＝2K1(5)μn1T1沟道区载流子的迁移率μn2T2沟道区载流子的迁移率cox1T1栅极氧化层的电容cox2T2栅极氧化层的电容W沟道宽度L沟道长度λ1用指数表示的T1的输出电阻λ2用指数表示的T2的输出电阻Vout在T1的源和T2的漏之间的输出电压λ1和λ2等于(1/Va)，当Id＝0时在饱和区静态特性的延伸线上电压Vds的倒数，它亦称为“沟道长度调制效应因子”。因为λ1＝λ2两者均可用λ表示，即λ1＝λ2＝λ。
在输出端无电流的情况下，公式(2)和(3)彼此相等，因此(K1/2)(W/L)(Vg1－Vt1)2{1＋λ(Vd－Vout)}＝(K1/2)(W/L)(Vg2－Vt2)2{1＋λVout}…(6)代入平方项公式(6)可简化如下V1(1＋{λ(Vd－Vout)}＝2×V2(1＋λVout)…(7)V1＝(Vg1－Vt1)2，V2＝(Vg2－Vt2)2…(8)用x＝(V2/V1)代入，公式7进一步简化为
{1＋λ(Vd－Vout)}＝2x(1＋λVout)Vout＝(1－2x＋λVd)/{λ(1＋2x)}…(9)在此Vout＝(1＋λVd)/λ(x＝0)…(10)Vout＝-(1/λ)x→∞…(11)整个特性示于图2。
下面，X的倒数定义为ZVout＝(Z＋λVd－2)/{λ(Z＋2)}(12)Z的特性曲线示于图3。
从图2到图3明显看出，当X或Z是小时候，Vout的斜率是陡的，随着X或Z增大，斜率平缓，Vg1同Vg2或它们的倒数是成比例的，即V1n，V1(n－1)，V1(n－2)，V1(n－3)，…V11之和与V2m，V2(m－1)，V2(m－2)，V2(m－3)…V21之和或者其倒数是成比例的。当它们变小时，对Vout影响变强。公式(9)对V1偏微分(dVout/dV1)＝{2X(2＋λVd)}/{λV12(1＋2X)}≥0(13)公式(9)对V2偏微分(aVout/aV2)＝{-2(2＋λVd)}/{λV12(1＋2X)}≤0(14)
当Vg2为常数，Vg1变得越多，Vout增加更多，Vout收敛到公式(10)值。
当Vg1为常数，Vg2变得越多Vout减少到越小，Vout收敛到公式(11)值。在上面关系中Vout值不能大于Vd，亦不能小于Vss，当Vout接近Vd或Vss时，变化率变得越慢。
PMOS场效应晶体管T1用V11，V12…V1n累加作为栅电压Vg1而激励，因此Vout增加，而用V21，V22…V2n的累加作为Vg2，Vout减小。通过图1的加法电路神经网络被很好设计。这个电路对构成人工神经网络是相当简单。在这个神经中突触的权可通过电容器C1n和C2m的值而调节。在LSI中电容器很容易地通过形成金属层作为引线和在SiO2的两边发射扩散层而构成，输入电压经电容在MOS FET的栅极输入，所以有高输入阻抗和低能耗。
按照第一实施例，可以得到高速的简单而低能耗的加法电路，它亦适用于大规模人工神经网络。图4显示了常规神经网络，它发表于美国专利No.4,660,166中。在图4中，神经元的细胞体由运标放大器10，11和12组成，而轴突从一个细胞体神经冲动传送到下一个细胞体，它包括信号线15和16。而电阻18作为突触把轴突和细胞体的神经冲动连结起来。
图5显示加法电路的第2个实施例，在这里所接收的输入电压Vp为正数，输入电压Vn的负数而公共输入电压为Vb。加法电路包括增强型PMOS FET晶体管T1，nMOS FET晶体管T2和为接收输入的电容Cp，Cbp，Cbn和Cn。电容Cp和Cpp分别接收Vp和Vb作为耦合电容共同连到晶体管T2的栅级。这耦合电容实现Vp和Vb相加。所形成的T1的栅电压Vgp如下式表示Vgp＝(CpVp＋CbpVb)/(Cp＋Cbp)(15)电容Cn和Cbn分别接收Vn和Vb，作为耦合电容共同连到晶体管T2的栅极。这个耦合电容实现Vn和Vb的加，所形成T2的栅电压Vgn如下表示Vgn＝(CnVn＋CbnVb)/(Cn＋Cbn)(15)晶体管T1的源连结高电压Vdd，它的漏连到T2的漏，而在T2的源连低电压Vss如地，输出电压V0从T1的源和T2的漏间联线上输出。这种连结称为互补MOS(CMOS)。
当栅极电压Vgp在下面范围内时晶体管T1导通。
Vs1－Vgp≥Vt1…(17)Vs1T1的源电压Tt1T1的阈值电压而在下面情况时T1不导通Vs1－Vgp＜Vt1…(18)晶体管T2同样地受栅电压Vgn控制，在公式(19)时导通，在公式(20)时不导通。
Vgn－Vs2≥Vt2…(19)Vgn－Vs2－＜Vt2…(20)Vs2T2的源电压Vt2T2的阈值电压在Vp和Vn是常数的情况下，当Vb从较低值变到超过Vt2输出电压Vo从Vddx变到Vss，栅极电压响应Cp，Cbp，Cbn和Cn而变。
在Cp，Cbp，Cbn和Cn是常数情况下，通过改变Vp和Vn调正Vgp和Vgn。增加Vp时Vs1和Vgp之间差减少，晶体管T1因Vb电压较低而成为不导通。发输入电压Vn增加，T2的栅压Vgn增高，所在T2在输入电压Vb较低时导通，这种特性示于图7。翻转电压Q定义为一个电压，在这电压下Vo从Vd翻转成Vss。当Vp与/或Vb逐渐增加时，Q如图7中Q0，Q1，Q2和Q3所示变小，翻转电压的这种变化可作为自学习因子提供给人工神经网。同上相同，Q可通过Vp和Vn调正，在图7中Q0是当Vp＝Vn＝0时的翻转电压。
图6是输入电压数量比图5第2实施例更多时第3个实施例的电路图，其中Vp1和Vp2在正端，Vn1和Vn2在负端而Vb1和Vb2为公共电压。电容CP1，CP2，CbP1，CbP2，Cbn1，Cbn2，Cn1和Cn2是随输入电压增加。输出电压Vo从T1和T2的漏输出。当Vp1，Vp2，Vn1和VN2增加时，翻转电压Q随Vb1和Vb2的累加变小。
图8显示了加法电路的第4个实施例，这实施例是第2实施例串行结合的电路。这电路包括第一和第二部分，前者由晶体管T1和T2，电容Ca1，Cb1，Cb2和Cq1组成，它们分别对应于第2实施例中T1，T2，CP，Cbp，Cbn和Cn。第二部分由晶体管T3和T4，电容Cc1，Cd1，Cd2和Cc2组成，它们分别对应于第二实施例中T1，T2，Cp，Cbp，Cbn和Cn。第一个输入电压Vp1，Vb，Vn1分别输入到电容Ca1，Cb1，Cb2和Ca2，第一部分输出电压V′输入到公共电容Cd1和Cd2，第2部分输入电压Vp2和Vn2分别输入到电容Cc1和Cc2。电源电压Vdd连到T1和T3的源端，较低的电压Vss连到T2和T4的漏。最终输出电压Vout从T3和T4的漏输出。
第一部分的输出电压V′经第二部分反相。图9显示了V′和Vout之间关系。当V′从Vdd变到Vss时，Vout从Vss变到Vdd。当V′减少到Vss时，T4不导通而T3导通，Vout从Vss变成Vdd。
当Vp2增加时，T3的栅极Vgp3保持在下述范围，即V′等于VssVs3－Vgp3＜Vt3…(21)Vs3T3的源电压Vgp3T3的栅电压Vt3T3的阈值电压因此，晶体管保持不导通，所以防止Vout成为Vdd。
当Vn2增加，T4的栅电压Vgp4保持在下面范围，即使V′等于Vss。
Vgp4－Vs4＜Vt4…(22)Vs4T4的源电压Vgp4T4的栅电压Vt4T4的阈值电压因此，晶体管保持导通而Vout保持接近Vss。
输出电压Vout通过增加Vp2或Vns在V′(＝Vss)为低的情况下阻止反相。电压Vp1和Vn1可作为兴奋输入对待，Vp2和Vn2可作为抑制输入。在神经网络应用中，可用Vp1，Vn1，Vp2和V2动态控制启动阈值。这是研究神经元的优点。通过电容器Ca1，Cb1，Cb2，Ca2，Cc1，Cd1，Cd2和Cc2改变栅电压是可能的。响应Vd改变，Vout的变化方式可以通过改变电容多样化地设定。
作为一种变形CMOS的输入线数可以如图6第3实施例相同地增加。图10是加法电路的第5个实施例的电路图。该电路有nMOS11，12和13其源共同连到输出端21，其漏连到输入电压供应电路31，其栅连到栅电压控制电路32。输入电压供应电路31输出很多输入电压V1，V2和V3分别到MOS11，12和13。栅电压控制电路32输出控制电压Vc1，Vc2，和Vc3，这些电压设置在MOS漏电流与栅电压之间关系处在线性特性范围内。因为这线性性能，电压Vc1，Vvc2，和Vvc3被控制在分别不小于V1，V2和V3。V1，V2和V3可独立控制或互相依赖。Vc1，Vc2，和Vc3可独立控制或互相依赖。
加法电路还包括源跟随器，它由nMOS14和15组成，nMOS14的源连到nMOS15的漏，nMOS14的漏连到漏电压Vd，nMOS的源连到源电压Vs，它们的栅共同连到输出端21。输出端21有电压Vp它由电压V1，V2，V3，Vc1，Vc2和Vc3确定。nMOS14和15在nMOS14的源和nMOS15漏间连线上输出端22形成输出电压Vo。Vo近等于Vp同nMOS14和15的输出负载无关。
图11显示nMOS11，12和13的等效电路。这电路是电流源41，电阻42和电容43的并联电路，通过该电路的电流随输入电压Vi，栅电压Vci而变，随着这种改变电阻和电容亦可改变。
当nMOS11，12和13的阻抗定义为Z1，Z2和Z3时，输出电压Vp用下式表示Vp＝(∑(Zi×Vi))/Zi…(23)Vp代表Vi的加权结果，阻抗Zi随Vci的增加而减小，然后权减少。
输出电压Vo为低电平，直到Vp超过由Vci决定的阈值电压而变成接近等于Vp。
图12为与第5实施例相同的加法电路的第6个实施例。在本实施例中，Vc电压从控制电路32产生作为nMOS11，12，和13的栅电压，Vc的确定为使nMOS工作在线性工作区，同电压Vc1到Vc3相同，它不小于V1到V3。本实施例控制电路比第5实施例更简单，然而独立控制栅压是不可能的。
在第5和第6实施例中nMOS可用POMS代替或可用反相器代替源跟随器。
在图10和12的电路中，可接收很多从V1到V3的输入电压作为工作神经网络，并输出Vo到另外的神经元。
图13显示在图10和12中通过nMOS改进的阻抗电路。一对MOS11A和11B3(nMOS或PMOS)，它们的源和漏彼此相连，控制电路同MOS11的栅极相连以输入Vc作为栅电压。而MOS11B的栅连到它的漏，输入电压Vi输入到MOS的公共漏，输出电压Vo从公共源输出。在此，Vc是基于Vi或Vo的电压，Vip和Vo比衬底电压高，MOS的并联电路的阻抗随电压Vc而变。
漏电流I和漏源电压(Vi－Vo)之间关系示于图14。对单个MOS11A，11B和MOS组合其特性分别参照图中P，Q和T。P和Q的电流变化是非线性的，彼此以T线为中心对称。用MOS组合以抵销其非线性，使其有好的线性特性。
因此，加法的权重可以线性地控制，这有利电阻的精度控制，加权，乘法器值相加。当这电路用作(运算放大器的可变电阻时，可得到线性增益控制。为此这种电路得到好的线性，要求形成的MOS实质上彼此形状要相同。
图15是可变电阻的第2个实施例，这是附加MOS11C到第一实施例中。MOS11C的漏连到MOS11A和11B的源，MOS11C的源连到MOS11A和11B的漏，MOS11C的栅极同它自己的漏相连，这三个MOS是同一型号PMOS或nMOS，第3个MOS11C在(Vi－Vo)的负区域中有线性变化电阻特性。在正区域中MOS11A和11B性能同第一实施例相同。如图16所示，由于MOS11电流特性曲线在负区域是曲线P′，MOS11C的电流特性曲线Q′同曲线P′对称。这些曲线互相抵销非线性，所以产生线性特性T。图17显示了根据Vc变化的很多特性曲线。这里显示3根曲线，表示3个Vc值C1，C2和C3。Vc越大，线变得越陡，当Vc＝C3时Vc最大，电阻最小而漏电流高。
任何电路都能够通过控制电路32为MOS11A，11B和11C的栅极产生控制电压。
图18显示了加法电路的第7个实施例，它们有很多电阻R1，R2，R3作为电阻耦合，电阻的输入端接收输入电压V1，V2和V3，输出端共同连到电容器C输入端，在电容输出端形成输出电压Vo，如下表示Vo＝(V1/R1＋V2/R2＋V3/R3)/(1/R1＋1/R2＋1/R3)(24)电路用电阻定义权实现加权，公式24在公共输出端无电流的条件下是有效的。电容C的电荷是常数。为了电流减到最小，在电阻输出端需要电容或高阻抗，通过增加电阻器的阻值可减小电流。
图19是加法电路的第8个实施例的电路图，本实施例不同于第7个实施例的是用nMOS Tr1和PMOS Tr2组成的源跟随器代替电容C。Tr1的源同漏电压Vdd相连，Tr1的源同Tr2的漏相连。Tr2的源同源电压Vss相连，电阻的输出端连MOS的栅极，Vo从Tr1的源和Tr2的漏相结点输出。第2个实旋例有较高驱动功率，因用源跟随器作跟随电路。用在人工神经元上可得到非线性I/O特性曲线，上面Vss通常为地电压。
图20是正负数相加的加法电路的第9个实施例，有两组加法电路，它们每组由耦合电阻和反相放大器组成。第一个耦合电阻由R1，R2和R3组成，第二耦合电阻由R4，R5和R6组成，输入电压V1，V2，V3，V4，V5和V6分别输入到R1，R2，R3，R4，R5和R6上。
第一个耦合电阻的输出连到第一反相放大器AMP1，其输出通过电容C2连到第2个反相放大器AMP2，第2个耦合电阻直接连到第2个反相放大器AMP2。
AMP1由3级反相器串联而成，第一组反相器由MOS晶体管Tr1和Tr2组成，第2级相反器由MOS晶体管Tr3和Tr4组成，第3级反相器由MOS晶体管Tr5和Tr6组成，第三级反相器的输出经电容C1反馈到第一级反相器的输入，AMP2由3级反相器串联组成，第一级反相器由MOS晶体管Tr7和Tr8组成，第二级反相器由MOS晶体管Tr9和Tr10组成，第3级反相器由晶体管Tr11和Tr12组成，第3级反相器的输出经电容C3反馈到第一反相器的输入。所提供的这些反馈系统对放大器加法是有效的。AMP1和AMP2对输入反相，因有3级高增益放大而有好的线性，而AMP2的输出相对于AMP1的输入没有反相输出，AMP1的输出相对于输入反相输出。AMP1的输出和第二耦合电阻的输出在AMP2的输入处相连。AMP2的输出是AMP1的输出减AMP2的结果值。两个输出分别通过AMP1和AMP2加权。当这实施例用于人工神经网络中，V1，V2和V3为兴奋输入而V4，V5和V6为抑制输入。
上面3个实施例，电阻有固定电阻值，而可变电阻可用来改变权重。
在LSI中电容由生成与容量对应的预定面积硅氧化层而形成。例如，最小1μm×1μm图样为n个PF。对更大些电容量可用很多这种图样。连续的电容值是得不到的，而利用细Z字型图案其长度与它的电阻值对应形成电阻，这样实质上可以相当容易得到连续电阻值。
图21是为乘法用的另一种类型的计算电路。
乘法电路由很多共同接收一模拟输入电压V1n的开关装置SW1到SW7组成，V1n受b0到b7数字信号位控制。开关装置分成两组，第一组从SW0到SW3，第2组从SW4到SW7。第一组连到耦合电容CP1上，第二组连到CP2上。CP1由电容C0到C3组成，其容量同b0到b3权重相对应，CP2由电容C4到C7组成，其容量与b4到b7权重相对应，CP1和CP2分别经电容C11和C13接地，从CP1和CP2的输出分别输入到反相器INV1和INV2的输入。反相器的输出经耦合电容CP3加权，CP3经电容C32接地并输出模拟输出电压Vout，反相器INV1到INV3均有3级反相器串联组成，由于这三级反相器的高增益，其输出有高精度，INV1到INV2从它的输出端都有反馈线分别经电容器C10，C12和C31到它自己的输入端。这些电容间关系如下C10－C11＝C0＋C1＋C2＋C3…(25)C12－C13＝C4＋C5＋C6＋C7…(26)C31＋C32＝C21＋C22…(27)且Σi=03Ci(Vi-V11)+C10(V11-V21)+C11C11=0---(28)]]>Σi=47Ci(Vi-V12)+C12(V12-V22)+C13V13=0----(28)]]>C21V21＋C22V22＋C31(V31－Vout)＋C32V31＝0(29)V21＝GV11，V22＝GV12，Vout＝GV31 (30)其中GINV1，INV2和INV3的开环增益。
Vi送给C0到C7的输入电压(i＝0～7)V11INV1的输入电压V12INV2的输入电压V31INV3的输入电压而下面的公式可近似的得到V21=Σi=03CiVi/C10-------(31)]]>V22=Σi=47CiVi/C12--------(32)]]>Vout＝(C21V21＋C22V22)/C31(33)在此，每个SWi根据数字数据的位连到Iin或地，所以V1n是等于Vin或为“0”。每个电容由一个或很多个单元电容Cu如下形成Ci＝2i×Cu(i＝0～3)…(34)Ci＝2i－4(i＝4～7)…(35)C11＝C13＝C32＝Cu…(36)C22＝24×C21…(37)C31＝24×Cu…(38)因此，最后的计算结果是模拟和数字数据相乘。Vout=Σi=072ibiVin/28-----------(39)]]>Vout=Σi=072ibiVin/27---------(40)]]>当C31＝23×Cu…(41)公式(40)表示2倍输出电平于公式(39)的电平，各种输出电压电平可通过这种权重的调正得到。
通过公式(35)将了解电容C0到C7的范围是23的顺序，它分高位组和低位组及两组的综合。这是大规模集成电路(LSI)的制造中的优点，因为在硅晶片中，大电容量需要大的面积。
在乘法电路的第一个实施例中，模拟和数字数据直接相乘而不需A/D或D/A转换器。
图22到24显示乘法电路的第2个实施例。
在图22中乘法电路包括一输入多输出的选择器SEL，选择器的每个输出连到采样/保持电路H1到H6。采样保持电路输出连到多路开关选择器MUX。MUX选择采样保持电路的任一连到MUXM1到M6中任意一个。MUX的输出均输入到加法器ADD加和。
当模拟输入X输入到选择器SEL时，根据预定顺序输入模拟数据X给采样保持电路之一。乘法电路可用作有限冲激响应滤波器对很多连续数据按照预定乘数进行乘法并将相乘的数据进行相加。因为一次乘法要预定的一个乘数实现，一个数据要连续地传送到全部采样保持电路，依靠选择器和多路开关选择器可改变数据流。使传送数据不需要从一个多路开关选择器到另一个多路开关选择器，所以可以防止数据传送的错误。
乘法电路Mn详细显示于图23。这电路由很多开关装置SW1到SWn组成，这些开关装置分别同电容器C11到C1n相连，电容器C11到C1n容量同乘法器的数字位的权相对应。如同图21的实施例，SW1到SWn受数字数据控制，所以SWi同高电平位符合时被关闭，而模拟数据直接同数字数据相乘，乘法器Mn的输出OUTn输入到多路开关选择器MUX。
加法电路ADD详细显示于图24，它由具有很多电容器C21到C26的耦合电容CP2组成，电容器容量彼此相等，所以OUT1到OUT6用相等权重相加，最后输出OUT。
下面对上面加法和乘法电路所用的反相器的作用加以改进。在图25中，显示了反相器电路CIR的实施例。它由三级反相器INV1，INV2和INV3组成。同上面陈述的反相器一样，其输出经反馈电容Cf反馈到输入端。该反相器电路CIR具有高开环增益，所以输出电压有高精度，输入电压Vin经过电容C1输入到CIR，因此CR中的电流最小。
因为在LSI中反相器是很小的，它的输出延迟很少频响低，CIR的输出端经电容CL连到地，可作为低通滤波器。图27为CIR的频率特性。其中实线pf1是无CL时特性，虚线pf2是有CL时特性，这里看出在高频端其增益是降低的。
一对均衡电阻R和R连到第二和第3反相器之间，电阻R的一端连到电压源Vcc，另一端连到到第2反相器INV2的输出。另一电阻R的一端连到INV2的输出，另一端接地。接地电阻R减少了INV2的开环增益，因而减少了CIR的总增益。在图27中，虚线pf3显示了低通滤波器和均衡电阻的作用，能得到相位冗余和增益冗全，所以甚至可防止高频谐振。R中一个连到Vcc，改进反相器INV2的PMOS和NMOS的电流平衡，减轻这些MOS的负载。
当仅提供低通滤波器时，CL相对变大，当仅提供均衡电阻时，线性变差。
均衡电阻能连到第一反相器INV1的输出端。
在图25的反相器电路中有反相作用，为了得到反相作用，二个反相器电路CIR顺序相连如图26所示。
下面描述另一种类型的计算电路。
图28显示一种电路为计算中间值，中间数a，b，c和c可从公式(42)或(43)得到。MAX()和MIN()为最大值和最小值提取函数。MAX(MIN(a，b)，MIN(b，c)，MIN(c，a))(42)MIN(MAX(a，b)，MAX(b，c)，MAX(c，a))(43)在图28中的电路基于公式(43)用最大值抽取电路Cmp1，Cmp2及Cmp3和最小值抽取电路MIN。3个输入电压V1，V2，V3中2个输入到Cmp1，Cmp2和Cmp3，即V1和V2到Cmp1，V3和V1到Cmp2而V2和V3到Cmp3。电路MIN从Cmp1，Cmp2和Cmp3接收输出。
每个比较器电路Cmp1，Cmp2和Cmp3由2个nMOS晶体管Tr1和Tr2组成，它们的源连到电压Vc，它们源经高电阻R1接地，输入电压连到Tr1和Tr2的栅，输出电压从Tr1和Tr2的公共源输出。晶体管Tr1和Tr2。当其中一个栅电压比另一较高时它导通，然后，较高栅极电压引到输出端。
最小值电路由3个PMOS晶体管Tr3，Tr4和Tr5组成，它们的漏经过高电阻连到源电压VL，这些晶体管的源接地，它们的公共漏定义成最终输出端以及输出输出电压Vo。晶体管Tr3，Tr4和Tr5中栅极输入最小电压的一个通道，所以最小电压到输出端Vo。
因此V1，V2和V3中的中间值Vo就得到。
图29是根据公式(43)所得到中间值电路，在这电路中，Cmp1，Cmp2和Cmp3换成Cmp4，Cmp5和Cmp6，PMOS代替nMOS，在图28中MIN被最大电路MAX代替，其中用nMOS代替PMOS。
当象素数据作为V1，V2和V3输入到图28或29时，中值滤波器可实现图象处理，图31的中值滤波器电路对两维图象数据提供行存储器BUF1和BUF2以保存两幅栅格图象。9个读出放大器S—AMP1到S—AMP9用来保持9个象素数据。四个中值电路MED1到MED4与上相同。一个3×3图象象素的卷积表示在图30中。
行存储器BUF2保存一行栅格数据，紧跟的栅格数据保存在BUF1中，读出放大器S—AMP1到S—AMP3保存来自BUF1和连续3个象素数据，并行输出到MED1。读出放大器S—AMP6保存来自BUF2的连续3个象素数据，并行输出到MED2，当前栅格上的象素数据随同保持在BUF2中栅格数据直接输入到S—AMP7，S—AMP8和S—AMP9。这些读出放大器并行输出这些象素数据到MED3，结果显示于图30中9个卷积象素同时输入到MED1，MED2和MED3，在中值电路中实现下面计算。α＝MED(a，b，c) (44)＝MIN(MAX(a，b)，MAX(b，c)，MAX(c，a))＝MAX(MIN(a，b)，MIN(b，c)，MIN(c，a))β＝MED(d，e，f) (45)＝MIN(MAX(d，c)，MAX(e，f)，MAX(f，d))＝MAX(MIN(d，e)，MIN(e，f)，MIN(f，d))γ＝MED(g，h，i) (45)＝MIN(MAX(g，h)，MAX(h，i)，MAX(i，g))＝MAX(MIN(g，h)，MIN(h，i)，MIN(i，g))输出α，β，γ输入到中值电路MED4，根据下面计算θ＝MED(α，β，γ)＝MED(MED(a，b，c)，MED(d，e，f)，MED(g，h，i))在图31中电路的计算结果可作为处理图象的新象素数据，象大家熟知的图象处理领域中那样其中小面积的噪声被删除。
增加中值电路数量，可处理更大卷积面积。例如，在第一级用27个中值电路，第2级用9个中值电路，第3级用3个中值电路，第4级用一个中值电路，可以处理9×9象素卷积。
上述电路是比较电路的一种，下面实施例是更一般意思的比较器电路。
图32显示了比较电路的第3个实施例，它包括2个阈值电路120及130和一个补码电路110，因为对比较需要减法，必须处理负数。而图32提供的补码电路是不用负数计算执行比较。
数X和Y作为电压信号输入到比较器电路比较，X输入到第一和第二级阈值电路120和130中，Y输入到补码电路110中，补码电路输出Y的补码到电路120和130，当X数和Y数是“R”的基数，数Y的补码Y′可如下计算Y′＝R－Y－1…(47)如果X＋Y′＞R－1那么X＞Y…(48)如果X＋Y′＝R－1那么X＝Y…(49)如果X＋Y′＜R－1那么X＜Y…(50)在计算中无负数出现，在此用R＝8的8进制数，X＋Y′的计算结果示于表1表1X＋Y’对X，Y，Y’XYY’0123456707 78910 11 12 13 1416 678910 11 12 1325 5678910 11 1234 45678910 1143 34567891052 2345678961 1234567870 01234567
图33是阈值电路120的电路图，它由电容器C20，C21，C22和C23组成，电容器平行相连作为耦合电容。X和Y′连到C20和C21。C22和C23分别连到参考电压Vd及地，耦合电容形成输出(C20X＋C21Y′＋C22Vd)/(C20＋C21＋C22＋C23)(51)耦合电容的输出连到由nMOS晶体管T01和PMOS晶体管T02组成的源跟随器。T01的漏连到Vd，它的源同Tr2的漏相连，T02的源接地，耦合电容的输出连到T01和T02的栅极，输出A在T01的源和T02的漏相连处形成，源跟随器有阈值电压同它自己基“8”对应，当耦合电容的输出达到阈值电压时，输出A是Vd的反相电压，否则不反相成“0”，阈值电路与130相同，但同阈值电路120的阈值不同，这阈值电压比基数小1。当耦合电容的输出不小于阈值时输出B为Vd，否则为“0”。
阈值电路的输出输入到鉴别电路以实现表2中鉴别。
表2鉴别电路的鉴别鉴别Ot输出A＇ 输出BX＞Y1(Vd/反相1(Vd)X＝Y10X＜Y00鉴别电路可以是很常规的逻辑电路补码电路由如图34所示由很多阈值电路150，151和152组成，当其输入超过它们的阈值时输出Vd为1，对电路150，151和152其阈值分别为“4”，“2”和“1”。电路的输出a，b和c到加法电路153，在加法电路计算a，b和c加权加法，所以输入转换成8进制数及转换成8进制数补码。表3显示了输入Y和8进制数间关系。
表3模拟电压Y和8进制数及补码Y8进制数补码0≤A＜Vd/8 0 7Vd/8≤A＜2Vd/8 1 62Vd/8≤A＜3Vd/8 2 53Vd/8≤A＜4Vd/8 3 44Vd/8≤A＜5Vd/8 4 35Vd/8≤A＜6Vd/8 5 26Vd/8≤A＜7Vd/8 6 17Vd/8≤A＜8Vd/8 7 0
阈值电路150，151和152同最高有效位MSB，第二位和最低有效位LSB对应，每个电路接收较高各位电路的输出和Y，每个阈值电路的连结对输入有权重，因此它的输出根据Y确定是反相或不反相。
在图35(a)中阈值电路150有源跟随器接收Y，当Y不小于阈值Vd/2时，Vd输出，否则为“0”。
在图35(a)中，阈值电路151有耦合电容连到Y，a，Vd及地，它们分别具有权重4∶2∶1∶1。耦合电容的输出输入到具有同样是Vd/2阈值的源跟随器。
在图35(c)中，阈值电路152有耦合电容连到Y，a，b，V和地，它们分别有权重8∶4∶2∶1∶1。耦合电容的输出输入到具有同样是Vd/2阈值的源跟随器。输出a，b和c示于表4，5和6中。在表中耦合电容的输出示于电路151和152的Vout151和Vout152。
表4阀值电路150的输出和输入Y输入Y0 1/82/83/84/85/86/87/88/8输出a 1 1 1 1 0 0 0 0表5阀值申路1551的输出和输入Y输入4×Y 00.5 1 1.5 22.533.54输出2×a 2 22 2 20 00 0Vd 1 11 1 11 11 1Vout151 3/8 3.5/8 4/8 4.5/8 5/8 3.5/8 4/8 4.5/85/8输出b 1 10 0 1 10 0
表6阈值电路152的输出及输入Y输入8×Y012345678输入4×a444440000输入2×b222002200Vd 111111111Vout1527/16 8/16 9/16 8/16 9/16 8/16 9/16 8/16 9/16输出c 10101010
加法电路114示于图36，耦合电容通过电容C14a，C14b，C14c，C14d和C14e用权重为a，b，c和Vd加权，这些电容的容量是8∶4∶2∶1∶1。
表7显示电路114的加法结果。
表7加法申路152的输出输入Y01/82/83/84/85/86/87/8 8/8输入 8×a 8 8 8 8 0 0 0 0输入 4×b 4 4 4 4 4 0 0 0输入 2×c 2 2 2 0 0 2 2 0Vd 1 1 1 1 1 1 1 1输出Y’ 15/16 13/16 11/16 9/16 7/16 5/16 3/16 1/16输出Y′被定义为Y阈值间的中间值，用来防止电路中的误差再进入加法电路中。如果把Y直接定义成阈值，由于噪声很难判断这值是大于还是小于阈值。在输出电流接近“0”的情况下，加法能精确实现，若输出阻抗不足够低时而而用MOS源跟随器连到输出端。
上面反相器阈值电平通常为Vd/2，而电容量的比定义为量化成均衡步长，当量化步长不等时，电容量比与上不同。
图37显示了比较器电路的第4个实施例，对阈值电路120，在附加补偿电路中有不同，有两个补偿电路110A和110B分别对阈值电路120和130，阈值电路的阈值电压相应于量化用的最大阈值，即多值“7”。按照本电路，实现如下鉴别，在此若输出A和B反相则X＝Y，如果A是反相则X＜Y，如果B是反相则X＞Y。
表8通过鉴别电路鉴别鉴别输出A输出BX＞Y 0 1X＝Y 1 1X＜Y 1 0阈值电路120和130具有阈值“7”，不同于第3实施电路120中阈值“8”，因此，第4实施例因为有较低阈值在制造上具有优点。
图38是比较电路的第5个实施例，它具有同图32电路同样功能，而电路是简单。同上面补码电路相对应的部份的输出平行地，直接地输入到第一和第2阈值电路的电容，这部分由对应于阈值电路150的反相器INV11，对应于阈值电路151的反相器INV12及电容器C12a，C12b，C12c及C12c组合和对应于阈值电路152的反相器INV13及电容器C13a，C13b，C13c，C13d及C13e的组合所组成。
相应于阈值电路120的部分包括反相器INV20，电容器C20，C21，C22，C23和C24。电容器的公共端连到反相器INV20的输入端，C20，C21，C22，C23和C24分别连到X，INV11的输出，INV12的输出，INV13的输出和地，这些电容的容量比为8∶4∶2∶1∶1，当输入超过“8”时，INV20反相输入。
相应于阈值电路130部分包括反相器INV30和电容器C30，C31，C32，C33和C34，这些电容公共端连到反相器INV30的输入端，C30，C31，C32，C33和C34分别连到X，INV11的输出，INV12的输出，INV13有输出和Vd。这些电容具有容量比为8∶4∶2∶1∶1。当输入超过“7”时INV30反相输出，这电路的输出特性如上表2。
下面描述为量化用计算电路。
图39显示了量化电路的第一实施例，它包括很多阈值电路N0到N7它们并行联结，输入电压X，偏置电压Voff和参数电压Vb输入到每个阈值电路。
每个阈值电路由4个平行电容和2个MOS晶体管的放大电路组成，电路N0由电容C01，C02，C03和C04的一端分别连到X，Voff，Vd和地。另一公共端连到放大器电路。放大器电路有MOS晶体管Tr01它的漏连到偏电压Vdd，它的源连到Tr02的源，Vdd连到全部阈值电路，所以当阈值电路接收一个大于阈值的电压时，输出电压彼此相等。Tr01和Tr02的栅共同连到耦合电容的输出端，Tr02的源连到地电压Vss。
电容C01，C11，C21，C31，C41，C51，C61，和C71彼此容量相等，用来接收X，而C02，C12，C22，C32，C42，C52，C62，和C72彼此相等用来接收Voff。Voff被确定以使阈值电压提升和量化范围移动。当Voff高时，阈值电路依靠相当低输入电压形成输出，电容器C03，C13，C23，C33，C43，C53，C63，和C73按逐级上升安排，所以阈值电路输出从反相到不反相对应于输入电压一个接一个地改变。接地电容具有容量用来消除连结到Vb的电容器的容量变化。对形成的电容和耦合电容的输出可从下面公式得到。Ck0＋Ck1＋Ck2＋Ck3＝k(k＝常数) (52)Vc＝(Ck0X＋Ck1Voff＋Ck2Vb)/(Ck0＋Ck1＋Ck2＋Ck3)(53)通过改变CK2容量而不是CK3的容量，可以改变阈值，然而在公式53中通过调正CK3公母和分子都改变。阈值电路电容量彼此不同。这将使设计和使用这些量化电路引起困难。
阈值电路N1到N7的输出端连到具有相等容量的电容器上，这些电容器共同连到源跟随器，源跟随器由nMOS晶体管Tr1和PMOS晶体管Tr2组成，源跟随器输出量化信号a，在本实施例中偏移电压Voff是2.5V。量化功能的描述参数表9和图40。
表9量化结果输入电压X多值 输出X≥6.0 7 Vdd6.0＞X≥5.56 7Vdd/85.5＞X≥5.05 6Vdd/85.0＞X≥4.54 5Vdd/84.5＞X≥4.03 4Vdd/84.0＞X≥3.52 3Vdd/83.5＞X≥3.01 2Vdd/83.0＞X≥2.50 Vdd/825＞X当X等于或大于2.5V时，阈值电路N7启动即产生输出，然后N6到N0每当输入增加0.5V时依秩连续启动。在启动时一个阈值电路输出Vdd，当K个阈值电路启动时，输出电压是K×Vdd，量化步等于表9和图40所定义的。通过每个阈值电路有8个量化电平，用更多的电路可以得到更高电平。在输出端电容C2可有不同容量以便得到其它形式的量化级。
图41是量化电路的第2个实施例，它同第一实施例的不同是在阈值电路中省略接地电容。同时在阈值电路的输出端连结PMOS开关电路Tr13到Tr73。当阈值电路启动时，各开关电路切断低阈值电路的输出。因此，在接收大于阈值的输入中仅有一个最高阈值的阈值电路产生输出。其量化特性示于表10。
表10量化结果输入电压 X多值输出输出电压X≥3.007 Vd0 6.00V3.00＞X≥2.756 Vd1 5.50V2.75＞X≥2.505 Vd2 5.00V2.50＞X≥2.254 Vd3 4.50V2.25＞X≥2.003 Vd4 4.00V2.00＞X≥1.752 Vd5 3.50V1.75＞X≥1.501 Vd6 3.00V1.50＞X≥1.250 Vd7 2.50V125＞X当输入小于1.25V时输出是无穷大，所有阈值电路启动，而在X每次增加0.25V时候N6到N0依秩连续启动，当1.50＞X≥1.25输出电压作为N7的输出是2.5V，当1.75＞X≥1.50输出电压是3.00V因为N7和N6启动，但N6切断Tr73，N6的输出成为输出a，当X≥3.00因为Tr03到Tr73切断，仅N0产生输出，输出电压是6.00V。
量化电路的第3个实施例在下文描述。
图42所示量化电路包括很多阈值电路TH1到TH4。这些电路有从最低到最高分段阈值。电路TH1到TH4的输出被分别输入到第一开关装置SW11到SW14。每个开关装置当对应阈值电路产生输出时被打开，电压源连到每个开关装置的第一端，所以电压源的电压被引到开关装置的第二端(当它是关闭时)。开关装置SW11到SW13的第二端分别连到第2个开关装置SW21到SW23。TH1到TH4的输出输入到SW21到SW23以便打开SW21到SW23，第一和第二开关装置彼此有相反极性，例如SW11到SW14由PMOS组成，SW21到SW24由nMOS组成，SW21到SW24的输出连到公共输出端Vout。
每个阈值电路TH1到TH4有输入端以接收输入电压V1n，偏移电压Voff，偏压Vb和地。TH1有由平行电容C11到C14组成耦合电容和反相放大器INV1。而C11到C14分别连到Vin，Voff，Vb和地，耦合电容的输出V1输入到INV1。V1＝(C11Vin＋C12Voff＋C13VB)/(C11＋C12＋C13＋C14)(54)当V1大于阈值电压Vth时，INV1输出低电平电压，这时通过公式(55)表示。Vin＞{Vth(C11＋C12＋C13＋C14)－(C12Voff＋C13Vb)}/C11(55)项C12Voff被确定以使取消TH1的偏移，C14设计使对不同C13时Vth的乘数(C11＋C12＋C13＋C14)是常数，当参数阈值Vth0定义时，TH1到TH4的阈值Vth1到Vth4分别如下定义Vth1＝Vth0 (56)Vth2＝2×Vth0(57)Vth3＝3×Vth0(58)Vth4＝4×Vth0(59)那么可得到下面公式C13＝Ct－1×C11(Vth0/Vb) (60)C23＝Ct－2×C11(Vth0/Vb) (61)C33＝Ct－3×C11(Vth0/Vb) (62)C43＝Ct－4×C11(Vth0/Vb) (63)Ct＝{Vth(C11＋C12＋C13＋C14)－C12Voff}/Vb(60)C13的补偿可通过阈值电路TH1到TH14的C14简化设计实现。
当V1n＝VTh1关闭SW11，在SW11到SW21的漏传入Vd1形成低输出，此时，由于TH2的低输出SW21亦被连结，所Vd1从SW2输出，因为TH3到TH4没有形成低输出SW13和SW14打开，所以仅Vd1作为共公输出的输出，因此Vout＝Vd1。当V1n增加到VTh2时，SW21打开经TH2而输出，而SW12关闭，此时，因为TH3没有形成低电平，SW22导通，所以Vd2输出。与上相同，当V1n增加到Vth3和Vth4时Vd3和Vd4连续输出上面输出特性均显示于下面和图43中。
若Vth4≤Vin＜Vd4那么Vout＝Vd4…(61)若Vth3≤Vin＜Vd3那么Vout＝Vd3…(62)若Vth2≤Vin＜Vd2那么Vout＝Vd2…(63)若Vth1≤Vin＜Vd1那么Vout＝Vd1…(64)特性曲线可以是单值下降特性(在图44中)或不是这样而是上面的单值上升特性。
下面计算电路为量化的逆工作。本发明的发明者称其为“Y/Z转换”。
在图45显示了Y/Z转换电路，8位的2进制数作为电压信号输入转换成基-4数，该电路包括4个耦合电容，为输入电压对Va0和Va1，Va2和Va3，Va4和Va5，Va6和Va7，第一个耦合电容为CX0和CX1形成Va1和Va2的加权和VC0，第2到第4耦合电容由电容器CX2和CX3和CX4和CX5和CX6和CX7组成，以形成VC1，VC2，VC3和VC4，CX1的容量是CX0的2倍，同样CX3＝2·CX2，CX5＝2·Cx4，CX7＝2CX6，因此可实现如下计算Vc0＝Va0＋2×Va1(65)Vc1＝Va2＋2×Va3(66)Vc2＝Va4＋2×Va5(67)Vc3＝Va6＋2×Va7(68)计算结果从缓冲器VP0到VP3作为电压Vb0，Vb1，Vb2和Vb3输出。
图46是一个将9位2进制数转换成3位8进制数的实施例，由3个电容Cy0，Cy1和Cy2，Cy3，Cy4和Cy5，Cy6，Cy7和Cy8组成的三个耦合电容，电容Cy0，Cy1和Cy2，Cy3，Cy4，Cy5，Cy6，Cy7和Cy8分别接收输入电压Va0，Va1，Va2，Va3，Va4，Va5，Va6和Va7，电容量为产生输出电压Ve0，Ve1和Ve2如下Vc0＝Va0＋2×Va1＋4×Va2(69)Vc1＝Va3＋2×Va4＋4×Va5(70)Vc2＝Va6＋2×Va7＋4×Va8(71)输出电压经缓冲器VP0到VP2用电压Vz0，Vz1和Vz2输出。
缓冲器VP0到VP3显示于图47，该缓冲器是CMOS源跟随器，它由耗尽型PMOS和CMOS晶体管T1和T2组成，这晶体管栅极接收输入电压Vin，T1的漏连到电压源Vdd。T2的漏连到地电平的电压Vss，T1和T2的源彼此连结，并在相连处形成输出电压。这源跟随器增益设计为“1”。
图48为另一缓冲电路，它包括2个反相器电路210和212。其中每个由3级串联反相器组成，输入电压Vin通过电容器C10到第一反相器电路210，反相器210和212经反馈电容C11和C12反馈，这些反馈系统，由于高开环增益而有很好线性，第一反相器的输出经电容C12到第二反相器。来自反相器电路212的输出电压Vout等于Vin，不受所接收输出电压Vout电路的影响。
在上面的实施例描述了各种模拟型计算电路。
下文描述上面计算电路的应用电路。
第一应用电路是一个滤波电路，为了得到有限冲激响应用一系列的乘法和一系列的加法组成。
在图49中显示很多乘法电路M，把预定乘数乘顺序数据。这些乘法电路同图21到24中实施例相同，每个乘法电路输入到加法电路A。加法电路同图1到20实施例相同，因为乘法电路并联到输入X，乘法计算可同时实现，使处理速度高。
乘法电路的乘数保持在静态随机存取存储器(SRAM)中，当需要时送到乘法电路M，保持在SRAM中乘数，当乘数固定时传送到EEPROM。为了在数据传送到乘数或EPROM时指出乘数的地址，提供一地址计数器。为短暂使用于作为EEROM的写电压，使用了一外部附加电路，这电路用线OC相连，如果该电路放在LSI中，LSI的所有单元必须要有防电压的高电阻增加了生产成本。控制部分CONTROL用来控制全电路，它接收公共时钟信号CK作为地地计数器的信号，控制部分具有有关外围电路状态的信息SRAM和EEPROM和通过控制信号CTRL控制SWE(SRAM允许写)，SOE(SRAM允许输出)，SAC(SRAM地址)，SCE(SRAM片允许)，EOE(EEPROM输出允许)，EWE(EEPROM写允许)，ECE(EEPROM片允许)等等。
图50显示了上面电路变化后的滤波电路，它还包括靠近每个乘法电路的寄存器R。乘法器错误取决于从SRAM或EEPROM传送乘数到乘法电路的线长，上面寄存器缩短传送线，因而提交数据正确性，使传输线上噪声亦得以减少。
图51是从外部向SRAM和EEPRAM读写数据的电路，模拟方式的计算因为每个引脚可有多个值或可以是模拟数据而使LSI具有输入和输出引脚数少的优点，而上面所说的SRAM和EEPROM是数字器件，需要多的I/O数据线，它抵销了模拟LSI的优点，在图51的电路中，为把SRA和EEPROM的并行数据转换成串联数据，把来自外面输入并行数据转成串联数据提供移位寄存器SHIFT RGST。因此，减少了I/O引脚数。
控制部分具有SRAM和EEPROM存储器测试功能，它自动产生存储器地址。
下面的应用电路是校正用的计算电路，例如，可用在模式识别领域内。有某些类图象特性数据如直方图，终点，分支点，尤拉数据。在图52中电路由32个输入参数X1到X32同参数据Y1到Y32进行比较，这些数据输入给乘法电路MUL1到MUL32，其中X1和Y1到MUL1，X2到Y2到MUL2…X32和Y32到MUL32。第i个乘法电路计算Zi＝Xi－Yi，输出Zi不反相，而VR－Zi反相，它们输入到选择器SELi。选择器交替选择反相或非反相输出，其输出到加法/减法电路AS。AS的输出连续地由指数电路POW和除法电路DIN处理，除法电路DIV和最终输出W可用下式表达w={Σi=132(-1)κ2xiαiyiβi}γ/S-----(71)]]>若加法，Ki＝0若减法，Ki＝10≤Xi≤255(整数)0≤Yi≤255(整数)αi＝0.25，0.5，0.75，1
βi＝0.25，0.5，0.75，1γi＝0.5，2.0，3.0，4.00≤S≤255(整数)乘法电路MULi示于图53，很多并行定时器电路T11，T12，T13和T14是用来计算1/4根，平方根，1/4根的立方数及乘“1”，这些定时器的输出输入到多路开关选择器MUX1，选择其中一个输出到第二级定时器电路T15，T16，T17和T18，它们分别对应T11，T12，T13和T14同乘法电路实现相同计算。定时电路的输出输入到第二级多路开关选择器MUX2。
每个定时器电路由电容器C14到C17，在上输入参考电压VR，电容C14，C15，C16和C17的输出端分别连到电阻R12，R13，R14和R15，这些电阻通过nMOS晶体管Tr11，Tr12，Tr13和Tr14通地，并通到Tr11到Tr14的栅和反相器INV11的输出端，电容C11和C12组成耦合电容的输出端输入到反相器。电容器C11连到输入电压Xi，另一电容Ci2经电阻R11连到参考电压VR。R11和C12相连处经电容C13通地。
在输入到INV11的值不超过阈值情况下，在Xi输入到C11后，参考电压输入给C14到C17，电容C13经R11充电，当由于充电电压使耦合电容的输出超过INV11的阈值时，INV11输出反相输出信号，定时器电路的输出在VR输入的初始情况下等于VR，然后由于Tr11到Tr14导通，在C14到C17上的电荷经R12到R15放电，输出电压逐步下降，由INV11反相输入使Trli不导道时候，充电电压保持。定时器的充电速度取决于定时器的时间常数，定时器电路Tr1到Tr4有下面时间常数。C14×R12＝C13×R11(72)C15×R13＝4×C13×R11 (73)C16×R14＝2×C13×R11 (74)C17×R15＝(4/3)×C13×R11 (75)Xi的第二次方的选择输出通过反相器电路INV2，INV3和INV4连续反相后输入到定时器电路T15到T18，每个定时器电路由电容C21到C24，其上输入参考电压VR，电容器C21，C22，C23和C24的输出分别连到电阻R17，R18，R19和R20，这些电阻经nMOS晶体管Tr15，Tr16，Tr17和Tr18的通地。Tr15到Tr1的栅极，连到反相器INV18的输出，由电容C18和C19组成耦合电容的输出输入到反相器INV18，电容C18连到输入到电压Yi，另一电容C19经电阻R16连到参考电压VR，R16和C19相连处经电容C20接地。
在输入到INV18的值不超过阈值的情况下在Yi输入到C18后，参考电压输入到C21到C24，电容器C20经R16充电，当耦合电容的输出由于充电而超过INV18的阈值时INV18输出反相输出信号，定时电路的输出在VR输入的起始状态下等于VR，而由于Tr15到Tr18导通，在C21到C24中的电荷经R17到R20放电，输出电压逐步下降，在INV18的反相输入使晶体管不导通时，充电电压保持，定时器的放电速度取决于定时器的时间常数，定时器电路T15到T18有下面时间常数。
C21×R17＝C20×R16 (76)C22×R18＝4×C20×R16(77)C23×R19＝2×C20×R16(78)C24×R20＝(4/3)×C20×R16(79)参考电压VR在第一组定时器的数据保持以后，输入到第二组定时器。第二组定时器的放电时间比第一组对Xi放电时间为短，因此第二组定时器的输出是Xi的第α次方和Yi的第β次方乘。定时器电路的输出由多路开关选择器MUXi选择，所以指数β被选择。
MUX2的输出经两级反相器INV15和INV16放大输入到nMOS晶体管Tr19的栅极，晶体管的漏通过电阻R21到VR。其源接地，漏电压是输入到栅极的Zi的反相电压(VR－Zi)。乘法电路既输出Zi又输出(VR－Zi)。
图54显示SEL1到SEL32和AS的详图。
选择器选择非反相Zi作为AS中加法参数，或选择反相VR—Zi作为AS中减法参数。
AS包括平行电容Ca1到Ca32，这些电容的公共输出端经电容C31输入到串联反相放大器AMP1到AMP2。
AMP1和AMP2均有3级反相器和经电容器把最后一级反相器输出反馈到第一级反相器的输入的反馈线组成。
电容器Ca1到Ca32产生V1到V32的加权输出Vo如下所示，Vo-(∑Cai-Vi)/∑Cai(80)对数据的加权定义为使重要数据评估加权影响，例如评估相等的数据给相等权重，VR的反相输出有偏移，这可以通过外加偏移电压Voff抵消。Voff＝VR×∑ki (81)在AS中，电容器Cb1到Cb32为给出Voff而设置的，它们分别同开关装置SW1到SW32相连。当相应的输出要选择反相输入时SW1到SW32闭合，电容Cb1到Cb32的公共输出端输入到第3放大器AMP3。
由AS集成的信号U输入到指数电路POW，对用在Xi或Yi上的指数电路的一组来说POW是相同的，电压U通过对数变换转换成时间长度，时间长度的和经指数变换转换成电压V。
POW有4个并行定时器电路T41到T44。多路开关选择器MUX3同T41到T44相连以选择从T41到T44输出之一的输出，定时器电路T41到T44包括为接收VR的电容C44到C47，电阻R41到R45，和nMOS型晶体管T41到T44，晶体管的Tr41到Tr47连到电容C44到C47输出。
电压U连到耦合电容C41，VR通过R41和C43组成的RC电路到耦合电容C42，经MUX3选择指数电压V输入到DIV。DIV由3个定时器电路T51，T52和T53组成，电压S作为除法分母输入到T51，电压V作为除法分子输入到T52。
T51由阈值电路TH1及与其相连的耦合电容C51和C52组成，TH1由串联反相器组成，当输入超过一阈值时输出高电平。
电压S作为分母输入到C51，电压VR经R51到C52输入，C52通过C53(为充电)接地。
T52由阈值电路TH2，耦合电容C54，C55，电阻R52和充电电容C56组成，电压V作为分子输入到C54，VR经R52到C55输入。
T53中电容C57为充电其一端连到TH1的输出，C57的另一端称输出端W。C57的输出端经电阻R53和nMOS晶体管Tr51接地，一个阈值电路连到Tr51的栅极。
当VR输入时，C56和C53根据C53，C56，R51和R52的容量和阻值用预定时间常数充电。
时间长度ts定义为，直到C51和C52的公共输出端电压，由于C53和C56充电上升到TH1的阈值电压上，时间长度tv定义为直到C54和C55公共输出端的电压由于C53和C55充电上升到TH2的阈值以上，C57的充电时间为(tv－ts)。
当T51和T52相同时，定义输出电压W为W＝Vm(V/S)，Vm是输入超过阈值时最大输出电压。
在除法电路中的计算同乘法电路相同，除法转换成重复的减法，经重复运算后反过来转换成电压，这样用简单电路得到高精度。
输出W表示X和Y相互关系，W经鉴别电路评估，例如，通过摄像机或扫描仪读的特征按照相关计算顺序同参考数据比较，而一个或多个参考数据用高相关性被引入。
上面实施例的指数α和β可以改变，显示于图57，固定参数实施例用α＝1，β＝1计算Zi＝Xi×Yi。图58是用α＝1，β＝1计算(VR－Zi)的实施例。
权利要求
1.计算电路包括第一个耦合电容，它由很多电容组成，用来接收很多第一模拟输入电压，并在公共输出端输出所说的第一个模拟输入电压的加权加法结果；第二个耦合电容，它由很多电容组成，用来接收很多第二模拟输入电压并在公共输出端输出所说第二模拟输入电压的加权加法结果；一个PMOS在它的漏上连结高电压，在它的源上连输出端，在它栅上连结所说第一耦合电容的所述公共输出端；一个nMOS在它的漏连到所说PMOS的源，在它源连结低电压，在它的栅连结所说第二耦合电容的所述公共输出端。
2.计算电路包括很多可变电阻电路，在它输入端连到很多模拟输入电压，在输出端连到共公输出端；一个PMOS，它的漏连到高电压，它的源连到输出端，它的栅连到说第一耦合电容的共公输出端；一个nMOS，它的漏连到所说PMOS的源，它的源连到低电压，它的栅连到所说第二耦合电容的所述公共输出端。
3.根据权利要求2计算电路，其中所说每个可变电阻电路包括一个MOS它的栅极同控制电压相连。
4.根据权利要求2计算电路，在那里所说的每个可变电阻电路包括一对MOS，它的源和漏彼此相连，它的栅极同控制电压相连。
5.计算电路包括由很多电阻组成的耦合电阻，它用来接收很多模拟输入电压，在公共输出端输出所说第一模拟输入电压的加权结果；一个PMOS，它的漏连到高电压，它的源连到输出端，它的栅连到所说第一耦合电容的公共输出端；一个nMOS，它的漏连到所说PMOS的所述源，它的源连到低电压，它的栅连到所说的第二耦合电容的所述公共输出端。
6.计算电路包括由很多电阻组成耦合电阻，它用来接收很多模拟输入电压，在公共输出端输出所说第一模拟输入电压的加权加法结果；一个PMOS，它的漏连到高电压，它的源连到输出端，它的栅连到所说第一耦合电容的公共输出端；一个nMOS，它的漏连到所说PMOS的源，它的源连到低电压，它的栅连到所说第二耦合电容的公共输出端。
7.计算电路包括由很多第一耦合电容，它们都由为接收很多模拟输入电压的电容组成；由很多第二耦合电容，它们电接收第一耦合电容输出的电容组成，所说第二耦合电容的容量同所说第一耦合电容加权的权重相对应。
8.计算电路包括一个选择器，它有一个输入端和很多输出端，以选择输入端连到所说的输出端之一；很多采样保持电路，它们都连到选择器的输出端之一以保持从选择器输出的数据；多路开关选择器有很多输入端和一个输出端，以选择所连的输入端之一到输出端；很多计算的部件，它们都连到所说多路开关选择器的输出端之一。
9.根据权利要求1到8计算电路，还包括奇数个反相器串联而成的反相器电路；一个反馈电容，它把最后一反相器的输出连到第一反相器的输入；一个低通电容，它把所说最后一个反相器的输出连到地；平衡电阻，它连到除了第一个和最后一个反相器外的每个反相器输出端；
10.计算电路包括第一比较器电路，它有2个输入端和一个输出端，所说输入端接收第一和第2模拟输入电压并从所说输入电压中输出较高的电压；第2比较电路，它有2个输入端和一个输出端，在输入端接收第2和第3个模拟输入电压，并从所说输入电压中输出较高的电压；第3比较器电路，它有2个输入端和一个输出端，在所说输入端接收第3和第一模拟电压并从所说输入电压中输出较高的电压；最小数电路，它有3个输入端和一个输出端，输入端接收来自第一，第2和第3比较器电路的输出并输出其中最小电压。
11.计算电路包括第一个比较器电路，它有2个输入端和一个输出端，在输入端接收第一和第二模拟输入电压，在输出端输出较低输入电压；第2个比较器电路，它有2个输入端和一个输出端，在输入端接收第2和第3模拟输入电压并输出所说输入电压中较低的电压；第3个比较器电路，它有2个输入端和一个输出端，在输入端接收第3和第1模拟输入电压并输出所说输入电压中较低的电压；最大数电路，它有3个输入端和一个输出端，输入端接收来自第一，第2和第3比较器电路的输出，并输出这3个输入电压中最大值电压。
12.计算电路包括一个补码电路，它接收第一模拟输入电压并量化所说的模拟输入电压，输出所说量化电压的补码；第一加法电路，它把所说补码和第二模拟输入电压相加，当加的结果超过第一阈值时输出低电压；第2加法电路，它把所说补码和第二模拟输入电压相加，当加的结果超过第二阈值不同于第一阈值时，输出低电压；一个鉴别电路，它根据第一和第2加法电路的输出鉴别所说第一和第2模拟输入电压更大者。
13.计算电路包括很多反相器，它们有相等阈值；很多耦合电容，它们都有2个输入端和一个公共输出端，公共输出端连到反相器，所说的输入端连到模拟输入电压和参考电压，所说的耦合电容有逐级上升的不同容量。
14.根据权利要求13计算电路，还包括很多第一开关电路，它们都连到所说反相器的输出端，当所说相应反相器产生反相输出时关闭；很多不同电压的电压源，所说每个电压源连到所说第一开关电路中一个；很多第2开关电路，它们都连到除了最低阈值外的反相器，每个第2开关电路通过更高阈值的反相器的反相输出打开，所说第2开关电路连到下一个反相器。
全文摘要
加法靠耦合电容和耦合电阻实现，量化电路依靠很多接收模拟输入电压的阈值电路实现，减法靠二个相反极性MOS，在栅极输入模拟输入电压来实现。
文档编号G06G7/00GK1117172SQ9411539
公开日1996年2月21日 申请日期1994年9月16日 优先权日1993年9月20日
发明者寿国梁, 高取直, 山本诚 申请人:株式会社鹰山